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Zeit-Einheitenumrechner

Wandelt Zeit zwischen Sekunden, Millisekunden, Mikrosekunden, Nanosekunden, Pikosekunden und Femtosekunden um.

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Formel

1s=103ms=106mus=109ns=1012ps=1015fs1 s = 10³ ms = 10⁶ mu s = 10⁹ ns = 10¹² ps = 10¹⁵ fs

Wie es funktioniert

Dieser Rechner rechnet für Elektronikingenieure, Embedded-Entwickler und HF-Designer, die mit zeitkritischen Systemen arbeiten, zwischen Sekunden, Millisekunden, Mikrosekunden, Nanosekunden, Pikosekunden und Femtosekunden um. Laut SI-Broschüre (BIPM) wird die Sekunde durch einen Cäsium-133-Hyperfeinübergang definiert: exakt 9.192.631.770 Perioden. Das elektronische Timing umfasst 18 Größenordnungen: Femtosekunden (10^-15 s) für optische Impulse, Pikosekunden für serielle Hochgeschwindigkeitsimpulse (PCIe 5.0 UI = 31,25 ps), Nanosekunden für DRAM-Timing (TCL = 14-22 ns), Mikrosekunden für die ADC-Umwandlung (SAR-ADC: 1-10 µs) und Millisekunden für die menschliche Schnittstelle (Reaktionszeit < 100 ms gemäß ISO 9241). Die Signalausbreitung auf der Leiterplatte beträgt in FR-4 6,67 ps/mm, weshalb Zeitspannen bei GHz-Frequenzen entscheidend sind.

Bearbeitetes Beispiel

Problem: Eine DDR4-3200-Speicherschnittstelle hat ein Datenauge von 312,5 ps (UI). Berechnen Sie die Zeitspannen unter Berücksichtigung des Jitters von 50 ps, der Einrichtungszeit von 30 ps und einer Nichtübereinstimmung der Leiterbahnlänge von 6 Zoll.

Lösung:

  1. Einheitsintervall: 312,5 ps = 0,3125 ns = 0,0003125 us
  2. Spurverzögerung: 6 Zoll × 170 ps/Zoll (FR-4) = 1020 ps = 1,02 ns
  3. Verfügbare Marge: 312,5 — 50 (Jitter) — 30 (Setup) = 232,5 ps
  4. Budget für nicht übereinstimmende Spuren: Die maximale Schräglage muss < 232,5 ps = 232,5/170 = 1,37 Zoll sein
  5. Tatsächliche Diskrepanz zwischen 6 Zoll: 1020 ps >> Budget 232,5 ps — FEHLGESCHLAGEN
  6. Erforderliche Übereinstimmung: 232,5 ps/170 ps/Zoll = 1,37 Zoll, daher müssen die Spuren kleiner als 1,4 Zoll sein

Praktische Tipps

  • ✓PCB-Ausbreitungsverzögerung gemäß IPC-2141: Mikrostreifen auf FR-4 = 6,0-6,8 ps/mm (variiert je nach Leiterbahngeometrie), Streifenleitung = 7,0 ps/mm. Verwenden Sie die tatsächlichen Stackup-Parameter für die Zeitmessung
  • ✓Auswahl des Oszilloskops: 10 ns/div für GHz-Signale, 100 ns/div für 100 MHz, 1 us/div für MCU-Timing, 1 ms/div für Audio/PWM. Die Bandbreite sollte bei einem Amplitudenfehler von < 3% > dem 5-fachen der Signalfrequenz entsprechen
  • ✓JEDEC-Speichertiming: DDR4-3200 hat TCk = 625 ps (Taktperiode), tRCD = 13,75 ns (Verzögerung von Zeile zu Spalte), tRP = 13,75 ns (Vorladung). Vor der Zeitanalyse alle Werte in dieselbe Einheit umrechnen

Häufige Fehler

  • ✗Ich verwirre ns (10^-9 s) mit uns (10^-6 s) - sie unterscheiden sich um das 1000-fache. Eine Ausbreitungsverzögerung von 10 ns ist 1000x schneller als 10 ms. Das DDR-Timing ist ns, die ADC-Konvertierung wir
  • ✗Ignoriert die Übertragungsverzögerung beim Hochgeschwindigkeits-PCB-Design — Signale übertragen auf FR-4 ~6 ps/mm. Eine 100-mm-Leiterbahn erhöht die Verzögerung um 600 ps und überschreitet damit die Zeitspanne für Signale > 500 MHz
  • ✗Verwendung von Gleitkommawerten für das Firmware-Timing ohne Berücksichtigung der Präzision — bei 100 MHz (10 ns-Periode) bietet float32 nur eine 24-Bit-Mantisse = 6 us Auflösung, was für Timing auf NS-Ebene unzureichend ist

Häufig gestellte Fragen

Die Ausbreitungsverzögerung (tpd) ist die Zeit, in der das Signal vom Eingang zum Ausgang gelangt. Laut Halbleiter-Datenblättern: CMOS-Gate tpd = 0,1-10 ns, je nach Technologieknoten (14-nm-CMOS: ~10 ps, diskretes 74HC: ~10 ns). Leiterplattenspur: ~170 Stück/Zoll in FR-4 (6,7 ps/mm). Koaxialkabel: 1,0-1,5 ns/Fuß, abhängig vom Geschwindigkeitsfaktor.
Timer-Auflösung = 1/f_clock. Bei 48 MHz: 20,83 ns/Tick. Bei 200 MHz: 5 ns/Tick. Die Hardware-Erfassung bietet eine Auflösung in einem einzigen Zyklus. Software-Polling erhöht den Overhead um 3-10 Zyklen = 60-200 ns bei 48 MHz. Verwenden Sie für Timing unter einer Sekunde dedizierte Timer-ICs (TDC) mit einer Auflösung von 10—100 ps gemäß den Spezifikationen des Datenblatts.
Bei 5 GHz: Periode = 200 ps, also 10 ps Jitter = 5% des Zyklus = erhebliches Phasenrauschen. Gemäß IEEE 802.11ax: EVM erfordert eine Zeitgenauigkeit von < 2% = 4 ps. Nichtübereinstimmung der Leiterbahnen von 1 mm = 6,7 ps Schräglage. DDR5 mit 4800 MT/s hat eine Benutzeroberfläche von 104 ps. Für einen zuverlässigen Betrieb muss die Leiterbahnanpassung innerhalb von ~20 ps (3 mm) liegen.
Jitter ist eine zeitliche Abweichung von der idealen Position, spezifiziert als RMS (1-Sigma) oder Spitze-zu-Peak gemäß JEDEC JESD65C. Quellen: PLL (1—10 ps RMS), Taktpuffer (0,5-2 ps), Stromversorgung (1-5 ps pro mV Ripple). Auswirkung: Das ADC-SNR verschlechtert sich zu SNR_Jitter = -20×log10 (2×pi×f_in×t_jitter). Bei einem 100-MHz-Eingang mit 1 ps Jitter: SNR_Jitter = 64-dB-Grenzwert.

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