Calculadora de Presupuesto de Jitter de Reloj

Fórmula

J_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}

J_ref — Reference oscillator jitter (RMS) (ps)

J_pll — PLL additive jitter (RMS) (ps)

J_buf — Per-stage buffer jitter (ps)

N — Number of buffer stages

t_skew — PCB trace skew (deterministic) (ps)

Cómo Funciona

La fluctuación del reloj es la variación a corto plazo en la temporización de los bordes del reloj en relación con una referencia ideal. En los sistemas digitales, la fluctuación consume directamente los márgenes de tiempo de configuración y retención. El tiempo límite disponible para la propagación de datos es: t_budget = T_period − T_setup − T_hold. La fluctuación total debe mantenerse por debajo de este presupuesto. Las fuentes de fluctuación se combinan estadísticamente. Las fuentes de fluctuación aleatorias independientes (ruido de fase del oscilador, nivel de ruido PLL, fluctuación aditiva del búfer) se combinan como suma de cuadrados (RSS). Las fuentes de fluctuación deterministas (discordancia en la longitud de la traza de la PCB, sesgo del conector) se suman linealmente. Esta calculadora utiliza el RSS para las fuentes aleatorias y la suma lineal para el sesgo de trazas. La fluctuación del búfer de reloj generalmente se especifica como fluctuación aditiva en las hojas de datos (por ejemplo, TI CDCLVP1204:20 fs RMS). Cada etapa del búfer contribuye de forma independiente, por lo que N etapas aportan √N × J_buf a través de RSS.

Ejemplo Resuelto

Diseño FPGA de 200 MHz: período = 5000 ps. TCXO de referencia: 50 ps RMS. MMCM de Xilinx: 100 puntos RMS. Dos búferes CDCLVP1204:25 ps × √2 = 35 ps. Inclinación de trazo: 20 puntos por segundo. Variación total = √ (50² + 100² + 35²) + 20 = √ (12625) + 20 = 112 + 20 = 132 ps. Presupuesto disponible = 5000 − 80 (configuración) − 40 (retención) = 4880 ps. Margen de configuración = 4880 − 132 = 4748 ps. Presupuesto utilizado: 2,7%. Amplio margen: podría llevar el reloj a 1 GHz antes de que el tiempo pase a ser crítico.

Errores Comunes

✗Agregar fluctuación de forma lineal en lugar de RSS: esto sobreestima la fluctuación total hasta 2 veces para varias fuentes iguales
✗Olvidar que el ancho de banda del PLL es importante: un PLL de ancho de banda estrecho rechaza la fluctuación de referencia pero amplifica el ruido de fase del VCO
✗Uso de especificaciones de fluctuación de pico a pico en lugar de RMS para el cálculo de RSS: conviértalas dividiendo de pico a pico por ~6 para obtener fluctuación gaussiana
✗Ignorar el ruido de la fuente de alimentación y el acoplamiento a los PLL: una ondulación de 1 mV en el AVDD puede añadir 10 segundos de fluctuación de ps a un PLL sensible

Preguntas Frecuentes

¿Cuál es la diferencia entre fluctuación y ruido de fase?

El ruido de fase es una representación en el dominio de la frecuencia (dBc/Hz en las frecuencias de compensación); la fluctuación es su equivalente en el dominio del tiempo. Convierte usando: j_rms (ps) = (1/2π ·f) × √ (2 × ffset s_φ (f) df), donde la integral cubre el ancho de banda de interés. La calculadora entre ruido de fase y fluctuación de este sitio realiza esta conversión directamente.

¿Cuánta fluctuación puede tolerar un SerDes de 10 GbE?

La norma IEEE 802.3ae especifica una fluctuación total máxima de 0,28 UI de pico a pico en el receptor (28 ps a 10 Gbps). El presupuesto suele dividirse: ~10 ps para el reloj de referencia, ~8 ps para el enrutamiento de PCB, dejando ~10 ps para la recuperación del CDR de SerDes. Esta es la razón por la que los relojes de referencia de 10 GbE especifican una fluctuación RMS inferior a 1 ps.

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