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Calculadora de Presupuesto de Jitter de Reloj

Calcula el presupuesto de temporización del árbol de reloj para diseños de FPGA y SoC.

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Fórmula

Jtotal=Jref2+Jpll2+N⋅Jbuf2+tskewJ_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}
J_ref— Reference oscillator jitter (RMS) (ps)
J_pll— PLL additive jitter (RMS) (ps)
J_buf— Per-stage buffer jitter (ps)
N— Number of buffer stages
t_skew— PCB trace skew (deterministic) (ps)

Cómo Funciona

Esta calculadora estima la fluctuación total del reloj de múltiples fuentes para el análisis de temporización digital. Los ingenieros de FPGA, los diseñadores digitales de alta velocidad y los arquitectos de sistemas la utilizan para verificar los márgenes de tiempo en los sistemas síncronos. La fluctuación del reloj consume directamente el presupuesto de tiempo de configuración y mantenimiento: T_margin = T_period - T_setup - T_hold - T_jitter_total. Las fuentes de fluctuación aleatorias (ruido de fase del oscilador, nivel de ruido de PLL, fluctuación aditiva del búfer) se combinan como una suma de cuadrados: J_total = sqrt (J1^2 + J2^2 +...). La fluctuación determinista (falta de coincidencia en la longitud de las trazas, rebote del suministro inducido por el SSO) aumenta de forma lineal según las directrices de temporización de IEEE 1149.11 y Xilinx/Intel. Según el JEDEC JESD65C, la fluctuación de reloj de las DDR4 debe mantenerse por debajo del 3,5% del intervalo entre unidades (35 ps a 3200 MT/s); en las PCIe Gen4, el máximo es de 3 ps RMS en el receptor. Los FPGA modernos especifican una fluctuación MMCM/PLL de 50 a 150 ps RMS por cada Xilinx UG472 y la documentación de cierre temporal de Intel.

Ejemplo Resuelto

Problema: Calcule el presupuesto total de fluctuación para un diseño de FPGA de 200 MHz con TCXO externo, PLL integrado en el chip, dos búferes de reloj y un sesgo de rastreo de 50 ps.

Solución: especificaciones de los componentes:

  1. TCXO (SiTime SiT8008): fluctuación de fase de 50 ps RMS (integración de 12 kHz a 20 MHz)
  2. FPGA MMCM (serie Xilinx 7): fluctuación de salida RMS de 100 ps por UG472
  3. Búferes de reloj (TI CDCLVP1102): 25 ps de fluctuación aditiva RMS cada uno
  4. Discordancia en la longitud de la traza: 50 ps (determinista, suma linealmente)
Combinación de fluctuación aleatoria (RSS):
  • Dos búferes en serie: J_buf = sqrt (25^2 + 25^2) = 35,4 ps
  • Aleatorio total: J_random = sqrt (50^2 + 100^2 + 35,4^2) = sqrt (2500 + 10000 + 1253) = 117,3 ps
Variación total (RSS aleatorio + lineal determinista):
  • J_total = 117,3 + 50 = 167,3 ps
Análisis del presupuesto cronometrado a 200 MHz (período de 5000 ps):
  • Tiempo de configuración típico (IOB de la serie 7 de Xilinx): 80 ps
  • Tiempo de espera típico: 40 ps
  • Disponible para la ruta de datos: 5000 - 80 - 40 - 167 = 4713 ps
  • Presupuesto consumido por Jitter: 167/5000 = 3,3%
Evaluación del margen:
  • A 200 MHz y con un presupuesto de ruta de datos de 4,7 ns, el diseño tiene un margen cómodo
  • Podría aumentar a 500 MHz (período de 2000 ps) con un presupuesto de ruta de datos de 1593 ps
  • A 1 GHz (1000 ps), la fluctuación por sí sola consume el 17% del período, es decir, marginal

Consejos Prácticos

  • ✓La fluctuación del reloj económico se sitúa entre el 2 y el 5% del período de reloj para un cierre cronometrado conservador. A 1 GHz (período de 1000 ps), permita una fluctuación total de 20 a 50 ps. A 200 MHz (5000 ps), se aceptan 100-250 ps. Un consumo de fluctuación superior al 10% suele indicar problemas en la arquitectura del reloj que requieren un rediseño en lugar de una optimización, según el Xilinx UG472.
  • ✓Seleccione las fuentes de reloj mediante la especificación de fluctuación integrada en un ancho de banda de 12 kHz a 20 MHz (banda de medición estándar según JEDEC). Un TCXO con una fluctuación de 100 fps en esta banda contribuye de manera insignificante al presupuesto total; un oscilador MEMS de 1 a 3 ps es adecuado para la mayoría de las aplicaciones digitales; un oscilador de cristal estándar de 5 a 10 ps puede dominar la fluctuación del sistema.
  • ✓Para SerDes de alta velocidad (más de 10 Gbps), especifique una fluctuación de reloj de referencia inferior a 1 ps RMS. Las especificaciones IEEE 802.3 (Ethernet) y PCIe asignan un presupuesto total de fluctuación de 3 a 5 ps en el receptor; el canal y el CDR del receptor consumen la mitad o más. Los osciladores de primera calidad (SiTime Elite Platform, Abracon ASEMB) alcanzan una fluctuación de 100 a 250 fs para aplicaciones de más de 25 Gb.
  • ✓Utilice los informes de fluctuación del analizador de temporización de Xilinx/Intel en lugar de los cálculos manuales para los diseños de producción. El análisis de temporización estática (STA) incorpora los modelos de fluctuación del PLL, la incertidumbre del reloj y la reducción automática de la temperatura. El cálculo manual es valioso para la selección y depuración de arquitecturas, pero el STA es definitivo según la metodología de un proveedor de FPGA.

Errores Comunes

  • ✗Agregar fluctuación de forma lineal en lugar de RSS para fuentes aleatorias: la suma lineal sobreestima la fluctuación total mediante sqrt (N) para N fuentes iguales. Dos fuentes de 100 ps se combinan para obtener 141 ps (RSS), no 200 ps (lineal). Utilice el RSS para fuentes aleatorias independientes (ruido del oscilador, nivel mínimo de ruido del PLL, fluctuación térmica del búfer); añada de forma lineal solo para fuentes deterministas o correlacionadas por XILINX XAPP225.
  • ✗Al utilizar las especificaciones de fluctuación de pico a pico directamente en los cálculos de RSS, las hojas de datos suelen especificar la fluctuación de pico a pico (envolvente de 6 sigma para gaussiano). Convierta a RMS dividiendo por 6 para la fluctuación gaussiana o por 3 para la fluctuación periódica acotada. La combinación de valores RMS y p-p sin conversión provoca errores de 2 a 6 veces en las estimaciones de fluctuación total.
  • ✗Ignorar el efecto del ancho de banda del PLL en la transferencia de fluctuación: un PLL de ancho de banda estrecho (10-100 kHz) filtra la fluctuación de referencia por encima de su ancho de banda, pero amplifica el ruido de fase del VCO por debajo del ancho de banda. El PLL de ancho de banda amplio (1-10 MHz) rastrea de cerca la fluctuación de referencia. Elija el ancho de banda en función de si el VCO o la referencia dominan la fluctuación según el TI SNAS516.
  • ✗Olvídese del acoplamiento del ruido de la fuente de alimentación a los PLL: una ondulación de 10 mV en la fuente analógica PLL (AVDD) puede añadir una fluctuación de 20 a 100 ps, según la relación de rechazo de la fuente (PSRR). Desacople las fuentes PLL con 10 nF + 100 nF + 10 uF según los diseños de referencia de Xilinx/Intel. Mida el ruido del suministro con un osciloscopio (más de 20 MHz de ancho de banda) durante la depuración.

Preguntas Frecuentes

El ruido de fase es la representación en el dominio de la frecuencia en dBc/Hz a frecuencias compensadas con respecto a la portadora; la fluctuación es el equivalente en el dominio del tiempo en segundos RMS o de pico a pico. Convierte usando: j_RMS = (1/2*pi*f_carrier) * sqrt (2 * integral (10^ (L (f) /10) df)) donde L (f) es el ruido de fase en dBc/Hz. Para una estimación rápida: -100 dBc/Hz con un desfase de 100 kHz en un reloj de 100 MHz producen una fluctuación RMS de aproximadamente 1,6 ps solo con ese desfase. El ancho de banda de integración es importante: especifique entre 12 kHz y 20 MHz por JEDEC para poder realizar una comparación equitativa.
Según IEEE 802.3ae, la fluctuación total máxima en el receptor 10GBASE-R es de 0,28 UI de pico a pico (28 ps a 10 Gbps). Por lo general, este presupuesto se divide: de 5 a 10 ps para la fluctuación del reloj de referencia, de 5 a 10 ps para la fluctuación del transmisor, de 10 a 15 ps para el ISI del canal y la diafonía, dejando un margen de 5 a 10 ps para la recuperación del CDR del receptor. Los relojes de referencia de 10 GbE deben especificar una fluctuación inferior a 1 ps RMS integrada entre 12 kHz y 20 MHz. Los requisitos de 25/100 GbE son proporcionalmente más estrictos: el IEEE 802.3by especifica 0,14 UI para 25 Gbps.

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