Calculadora de Temporización I2S

Esta calculadora determina las frecuencias de reloj de I2S y las relaciones de temporización para las interfaces de audio digital. Los ingenieros de audio y los desarrolladores de sistemas integrados la utilizan para configurar los DAC, los ADC y los códecs de audio según la especificación I2S de Philips (ahora NXP). El I2S utiliza 3 señales: datos en serie (SD), reloj de bits (BCLK/SCK) y selección de palabras (WS/LRCLK). La relación fundamental es: BCLK = tasa de muestreo x bits por canal x canales. Para audio con calidad de CD (44,1 kHz, estéreo de 16 bits): BCLK = 44100 x 16 x 2 = 1,4112 MHz. El reloj maestro (MCLK) suele ser 256 o 512 veces mayor que la frecuencia de muestreo, lo que proporciona una referencia PLL interna. La especificación del bus I2S se define en el documento original de Philips Semiconductors titulado «Especificación del bus I2S» (febrero de 1986, revisado en junio de 1996), que ahora mantiene NXP Semiconductors. Los requisitos de frecuencia de muestreo y profundidad de bits de audio para aplicaciones profesionales se rigen por la norma AES3-2009 (estándar AES para audio digital — interfaz de entrada y salida digital) e IEC 60958-1 (interfaz de audio digital). A 96 kHz/24 bits, BCLK = 96000 x 24 x 2 = 4,608 MHz y MCLK = 96000 x 256 = 24,576 MHz. Según la especificación I2S, los datos deben ser estables para t_setup >= 10 ns antes del BCLK rising edge y t_hold >= 10 ns después: con un BCLK de 12,288 MHz, el semiperíodo de 81,4 ns proporciona un margen de 8 veces.