Calculateur de synchronisation et d'intégrité du signal SPI

Ce calculateur détermine les limites de fréquence d'horloge SPI, les temps de configuration/d'attente et les taux de transfert de données pour une communication maître-esclave fiable. Les ingénieurs embarqués et les concepteurs de FPGA l'utilisent pour vérifier les marges temporelles entre les microcontrôleurs et les circuits intégrés périphériques. Conformément à la spécification SPI d'origine de Motorola (désormais maintenue par les fabricants de circuits intégrés individuels et documentée dans la note d'application NXP AN3020 « Interfacing to the SPI »), le protocole utilise 4 signaux : SCLK, MOSI, MISO et CS. Bien que le SPI ne soit régi par aucune norme ISO/IEC unique, les paramètres de synchronisation de facto sont documentés dans la note d'application AN901 de Microchip et la norme JEDEC JESD79F pour les mémoires compatibles SPI définit les exigences de synchronisation pour les périphériques flash et SRAM à haut débit. Les fréquences d'horloge vont de 100 kHz à 100 MHz selon les capacités de l'appareil. Les mémoires flash classiques prennent en charge 50 à 133 MHz (série Winbond W25Q), tandis que les ADC se limitent souvent à 1 à 20 MHz. Les paramètres de synchronisation critiques incluent t_setup (données valides avant la fin de l'horloge, généralement de 5 à 25 ns), t_hold (données valides après la fin de l'horloge, généralement de 5 à 15 ns) et t_clk (période d'horloge minimale). Une horloge SPI de 10 MHz fournit une période de 100 ns, permettant une configuration de 40 ns, un maintien de 40 ns et une marge de 20 ns. À 50 MHz, ces marges sont réduites à 8 ns chacune, ce qui nécessite une disposition minutieuse du circuit imprimé avec une correspondance des traces dans un délai de 1 ns (15 cm).