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PLL ループフィルターデザイナー

タイプ 2 の 2 次 PLL パッシブループフィルターを設計します。ターゲットループ帯域幅と位相余裕の時定数、コンデンサ、抵抗値を計算します。

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公式

C_1 = \frac{I_{cp} K_{vco}}{N \omega_c^2} \cdot \frac{\sqrt{1+(\omega_c T_1)^2}}{\sqrt{1+(\omega_c T_3)^2}}

ωc— ループクロスオーバー周波数 (2π × F_BW) (rad/s)

T₁— ゼロ時定数:タン (φ/ωc) (s)

Icp— チャージポンプ電流 (A)

Kvco— VCO ゲイン (rad/s/V)

N— フィードバックディバイダー比

仕組み

PLLループ・フィルタ・カリキュレータは、周波数シンセサイザの設計、クロック・リカバリ回路、通信システムの開発に不可欠なタイプ2のフェーズ・ロック・ループ・フィルタの部品値を計算します。IC設計者、RFエンジニア、および組み込み開発者は、これを使用して目標のループ帯域幅と位相マージンを達成します。ベストの「フェーズ・ロック・ループ：設計、シミュレーション、アプリケーション」（第6版、McGraw-Hill）とBanerjeeの「PLLの性能、シミュレーション、設計」（第5版）によると、Type-2 PLLはパッシブRCフィルタ付きのチャージポンプを使用して2次応答を実現しています。通信システムに関連するPLLノイズ仕様は、ITU-R SM.1538およびIEEE規格1139-2008（基本周波数および時間計測のための物理量のIEEE標準定義 — ランダム不安定性）に準拠しています。ループ帯域幅 omega_c によってロック時間 (t_lock ~ 2*pi/omega_c) と位相ノイズフィルタリングが決まります。帯域幅が広いほど、入力をより速く追跡できますが、より多くのリファレンスノイズが渡されます。位相マージン phi_m はオーバーシュートを制御します。45 度では 23%、65 度では 5% のオーバーシュートが発生します。Banerjeeの「PLLの性能、シミュレーション、設計」(第5版) によると、最適な phi_m = 48-55 度では速度と安定性のバランスが取れます。コンポーネント方程式:C1 = Icp*Kvco/ (Omega_C^2*N)、R1 = tan (phi_m) *Omega_C*C1、C2 = C1/10 (10x 極間隔)

計算例

帯域幅が 100 kHz、位相マージンが 50 度の 2.4 GHz 周波数シンセサイザ用のループフィルターを設計します。パラメーター:Icp = 1 mA、Kvco = 50 MHz/V、N = 48。ステップ 1: omega_c = 2*pi*100e3 = 628 krad/s。ステップ 2: C1 = 1e-3 50e6/(628e3^2 48) = 2.64 nF。2.7 nF を選択します。ステップ 3: R1 = タン (50 度) 628e3 2.7e-9 = 2.02 kオーム2.0 kオームを選択します。ステップ 4: C2 = 2.7 nF/10 = 270 pF。270 pF を選択します。ステップ 5: ゼロ周波数 = 1/ (2*pi*r1*C1) = 29.5 kHz を確認します。ポール周波数 = 1/ (2*pi*R1*C2) = 295 kHz。ADIsimPLLのシミュレーションによると、これによって実際の帯域幅は105kHzで48度のマージンが得られ、アナログ・デバイセズのADF4351のリファレンス設計を満たしています。

実践的なヒント

✓セトリング時間と安定性のトレードオフを最適にするため、ベストあたり48～55度の位相余裕を目標
✓適切な極間隔を確保するには、最小C2 = C1/10を使用してください。比が狭いほど、Banerjeeあたりのリファレンススプリアス除去率が上がります
✓ボード線図シミュレーションによるループの安定性の検証 — 制御理論標準で最小 6 dB のゲインマージン
✓位相ノイズを低くするには、R1を最小化します。熱ノイズの寄与分は、Eganあたり4kTr1*kVCO^2/ (omega_C*N) ^2

よくある間違い

✗位相マージンによるセトリングへの影響は無視すると、オーバーシュートが 50% になり、ロック時間が55°より5倍長くなる
✗時定数の計算が間違っている — tau1 = R1*C1、tau2 = R1*C1*C2/ (C1+C2)、R1*C2だけでなく
✗VCOゲインの変動を見逃すこと — KVCOはチューニング範囲全体で 2:1 の変動があり、位相マージンがテキサス・インスツルメンツ（SCAA030）あたり20度低下することがある

よくある質問

PLLループ・フィルタの性能は何によって決まりますか？

Banerjeeによると、(1) 帯域幅 omega_c はロック時間 (t = 10/omega_c 標準) とノイズフィルタリングを設定します。(2) 位相マージンはオーバーシュートを制御します。(2) 位相マージンはオーバーシュートを制御します — 45 度 = 23%、55 度 = 14%、65 deg = 5%。(3) 部品許容誤差 — 10% のコンデンサにより +/-5 度のマージンシフトが発生します。(4) R1の熱ノイズが出力位相ノイズフロアに加算されます。

タイプ2のパッシブ・ループ・フィルターを使用する理由

Per Best: Type-2では、omega_z = 1/ (R1*C1) でゼロの2次応答が得られるため、安定したトラッキングが可能になります。パッシブ実装 (オペアンプなし) により、アクティブデバイスのノイズによる影響がなくなります。チャージ・ポンプ・インタフェースは電流のソース/シンクを行うため、フィルタ設計が簡素化されます。アナログ・デバイセズ、TI、マキシムのリファレンスデザインに従い、最新のフラクショナル N シンセサイザすべてに標準装備されています。

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