PCBスタックアップビルダー

基板をレイヤーごとに構築し、任意のトレースの制御インピーダンスを計算します — マイクロストリップ、ストリップライン、差動ペア、またはコプレーナ導波路。

Preset

⠇⠇SMSoldermask (top)

⠇⠇CuL1 — Signal

⠇⠇PPPrepreg

⠇⠇CuL2 — Ground

⠇⠇CoreCore — FR4

⠇⠇CuL3 — Power

⠇⠇PPPrepreg

⠇⠇CuL4 — Signal

⠇⠇SMSoldermask (bottom)

Trace Specification

Copper layer

Mode

Trace width (mm)

Frequency (GHz)— enables loss & dispersion

Target Z₀ (Ω)

Results

Configure trace parameters and run the calculation to see results.

制御インピーダンスの仕組み

PCB Stack-Up Toolは、制御されたインピーダンスボードのインピーダンス計算を使用してレイヤー構成を設計します。これは、RF設計（50オームマッチング）、高速デジタル（DDR4/5、PCIe Gen4/5、USB4）、およびEMCコンプライアンスに不可欠です。シグナルインテグリティのエンジニアはこれを使用して、層間の絶縁を維持しながら +/ -10% (標準ファブ) または +/ -5% (アドバンス RF ファブ) のインピーダンス許容誤差を実現します。 IPC-2141Aとハマーシュタッド・ジェンセンの式（IEEE MTT-Sによって+/ -1% で検証済み）によると、特性インピーダンス Z0 は、トレース幅W、基準面からの誘電体の高さ H、銅の厚さ T、および実効誘電率Er_Effの4つのパラメータに依存します。マイクロストリップ (外層) の場合、界の一部は空気中に存在するため、ER_EFFは0.6xERから0.85xERの範囲です。ストリップライン (内層) では、電界が完全に誘電体に含まれているため、ER_Eff = Erとなります。 FR4の誘電率は、ジョルジェビック・サーカル分散モデルによると、1MHzで4.6から5GHzで4.2（9％シフト）まで変化し、計算されたインピーダンスを4～5％変化させます。ロジャーズ RO4350B は 1 ～ 10 GHz での Er = 3.48 +/-0.05 を維持しています。これが、2 GHz 以上の RF 設計が IPC-4101 に従って制御された ER ラミネートを採用している理由です。標準の FR4 損失タンジェント (tan_delta = 0.02) では、5 GHz で 0.5-1 dB/cm の減衰が発生します。低損失材料は 0.1-0.15 dB/cm に達します。伝搬遅延 t_pd = sqrt (er_EFF) /c0 は、マイクロストリップ (FR4 では約 6.1 ps/mm) とストリップライン (約 7.1 ps/mm) で 14% 異なります。3200 MT/s（単位間隔312ps）のDDR4の場合、層間の長さマッチングではこの速度差を考慮する必要があります。10mmのトレースのミスマッチにより、マイクロストリップでは61psのスキューが発生しますが、ストリップラインでは71psのスキューが発生します。

実践例

問題

JLC標準4層基板（合計1.6 mm、FR4、外層銅1 oz）で2.4 GHz WiFiフロントエンドを設計しています。L1のRFトレースは50 Ωである必要があります。必要なトレース幅は何ですか？

解答

JLC標準4層はL1とL2の間に0.1 mmのプリプレグを使用します。L2がグランド基準面です。銅の重さは1 oz（34.8 µm）です。

H = 0.100 mm、T = 0.035 mm、εᵣ = 4.5のFR4マイクロストリップに対して、Hammerstad-Jensen式はW = 0.200 mmでZ₀ ≈ 44 Ωを与えます。目標Z₀ = 50 ΩでSolve機能を使用すると → 解かれた幅 ≈ 0.158 mm（εᵣ_eff ≈ 3.39）。

伝播遅延：t_pd = √3.39 / 299.8 ≈ 6.13 ps/mm。25 mmのアンテナ給電トレースで約153 psが追加されます。

製造指示：「L1/L4マイクロストリップ：W = 0.16 mm、Z₀ = 50 Ω ±10%、IPC-2141Aに準拠。ソリッドL2/L3グランドプレーン上に配線。」

実践的なヒント

✓設計を完成させる前にファブの実際のスタックアップを確認してください。JLC、PCBway、OshParkは、正確な層の厚さとEr値を公開しています。一般的な FR4 の仮定では、5～ 10% のインピーダンス誤差が発生し、仕様の +/ -10% を超える可能性があります。
✓より厳密なインピーダンス制御を行うには、信号層に1オンスの銅を使用してください。2オンスの銅は実効トレース幅を広げ、Z0を3〜5オームシフトするため、IPC-2141A表4-1に従って幅を調整する必要があります。
✓インピーダンス制御されたトレースは、連続する基準面のみに配線します。つまり、スロット、カットアウト、または下のグランドプレーンにあるアンチパッドを介して配線すると、リターン電流が乱れ、インピーダンスが10〜30％低下し、EMIがHenry Ottあたり6〜10dB増加します。
✓ガーバーパッケージにインピーダンステストクーポンを追加 — TDR測定可能なクーポンがないと、ファブはコンプライアンスを検証できず、IPC-TM-650 2.5.5.7に従って障害を追跡できなくなります。ほとんどのファブでは、クーポンなしでインピーダンスを制御すると追加料金がかかります。
✓差動ペア（USB、PCIe、HDMI）の場合：ビアとコネクタを含むルート全体でトレース間隔を一定に保ちます。間隔を2mm広げても、Zdiffが5〜8％増加し、IEEE 802.3に準拠したリターンロスが低下します。
✓GHz周波数（RF周波数2GHz以上、デジタル5Gbps以上）では、低損失ラミネート（ロジャース、Isola Iスピード、FR4-HF）を指定します。標準FR4 tan_delta = 0.020の場合、0.5〜1dB/cmの減衰が発生し、長いトレースで蓄積されます。
✓ソルダーマスクの効果を確認 — マイクロストリップに25umのソルダーマスクをかけると、Z0が1〜2オーム低下します。計算には埋め込みマイクロストリップモデルを使用するか、RF トレースのインピーダンス領域をマスクしないようリクエストしてください。
✓非対称のストリップライン（一般的な内層）の場合：正しい式を使用してください。4層基板のL2上のトレースには、上に0.1mm、下に1.2mmのコアがあります。対称式では、Z0が10～ 25% 過大評価されます。

よくある間違い

✗GHz周波数で1MHzのEr値（4.6）を使用した場合、5GHzではDjordjevic-SarkarあたりErが4.2に低下し、インピーダンスが 5% シフトします。RF には必ず周波数補正された Er を使用するか、制御された ER ラミネートを指定してください。
✗非対称性をチェックせずに制御されたインピーダンストレースを内層に配置できます。JLC 4層は0.1mmのプリプレグと1.2mmのコアを備えており、高さ比は12：1になっています。対称ではなく、非対称のストリップライン式を使用してください。
✗銅の厚さがインピーダンスに影響することを忘れてください。0.5オンスから2オンスの銅シフトにより、有効幅が変わり、Z0が3〜8オーム変化します。銅の重量を変更する場合は再計算してください。
✗インピーダンス制御されたトレースをグラウンドステッチなしでビアフィールドに通す場合、ステッチされていないグラウンドギャップごとにインピーダンスの不連続が生じ、Johnson/Grahamによると、信号エネルギーの3〜5％を反射します。
✗すべての層で同じ伝搬遅延を仮定すると、マイクロストリップ (ER_EFF=3.4) は6.1 ps/mmで伝播し、ストリップライン (ER_EFF=4.5) は7.1 ps/mmで伝播します。レイヤー間の長さのマッチングには 14% の長さ調整が必要です。
✗テストクーポンなしで制御インピーダンスを指定すると、fabはクーポンなしではインピーダンスをTDR検証できません。製造時のインピーダンス障害は診断できません。必ずクーポンと TDR レポートをリクエストしてください。
✗再計算せずに設計の途中でスタックアップを変更すると、層を追加したり、コアの厚さを変更したりすると、以前に計算されたすべてのトレース幅が無効になります。スタックアップを変更した後は、インピーダンスの計算を再実行してください。

よくある質問

制御インピーダンスとは何か、なぜ高周波数でそれが重要なのか？

インピーダンスを制御するということは、特定の特性インピーダンス（RFの場合は50オーム、USB/PCIeの場合は100オームの差動）に合わせてPCBトレースを製造することを意味します。伝送線路の理論によれば、トレース長が lambda/10 (FR4 では 1 GHz で約15 mm) を超えると、インピーダンスのミスマッチにより反射が発生します。75 オームの負荷を駆動する 50 オームのトレースは信号エネルギーの 20% (VSWR 1. 5:1) を反射するため、高速インターフェースではアイダイアグラムが 15 ～ 40% 劣化します。

ファブハウスに期待できる標準インピーダンス許容値はどれくらいですか？

標準PCBファブ (JLC、PCBway、OshPark) は、IPC-6012D クラス2に従って+/ -10% の制御インピーダンスを実現しています。アドバンス RF ファブはプレミアム価格で +/ -5% となっています。+/ -10% の 50 オームトレースでは 45 ～ 55 オームの範囲となり、ワーストケースの VSWR は 1. 22:1 (リターンロス 20 dB) になります。これは、6 GHz 未満の RF および 10 Gbps 未満のデジタルのほとんどで許容範囲です。

マイクロストリップとストリップラインの違いは何ですか？

マイクロストリップ：下に誘電体、上にエア/ソルダーマスクが付いた外層トレース。実効Erは小さく (一部は空気中の電界)、同じ幅でもインピーダンスが高く、伝播が速い (6.1 ps/mm)。ストリップライン:2 つのグランドプレーンの間に埋め込まれた内層トレース。フル Er を適用すると、同じ幅ではインピーダンスが低くなり、伝播は遅くなります (7.1 ps/mm)。ストリップラインは、ジョンソン/グラハムによると、絶縁とEMCシールドが6〜10 dB優れています。

CPWG（グランド付きコプレーナ導波管）はいつ使うべきですか？

CPWGは、同一平面上の接地銅線をトレースに隣接させ、さらにその下にグランドプレーンを配置します。用途:(1) 厚みのある基板 (H > 0.3mm) でマイクロストリップのトレースが広すぎる場合、(2) 明確なグランドを必要とするコネクタ/チップパッドでの RF 遷移、(3) 横方向シールドを必要とする設計。同一平面上のギャップにより、インピーダンス調整パラメータがさらに増えます。ロジャースの設計ガイドによると、CPWGはマイクロストリップよりも +/ -3% 厳しい許容誤差を実現しています。

FR4の誘電率は周波数によってどのように変化しますか？

FR4 Er は、ジョルジェビッチ・サーカー分散モデルによると、1 MHz での 4.5-4.7 から 1 GHz での 4.2-4.4、5 GHz での 4.0-4.2 に低下します。この 9% の変動により、計算されたインピーダンスが 4 ～ 5% シフトします。ツールは動作周波数を入力すると周波数補正を適用します。2 GHz を超える設計では、データシートの測定値を使用するか、Er (+/ -1.5%) を厳密に制御した Rogers/Isola 材料を指定してください。

対称ストリップラインと非対称ストリップラインの違いは何ですか？

対称ストリップラインには、上下の誘電体の高さが等しい 2 つの基準面の中央にトレースがあります。非対称ストリップライン（内層によく見られる）の高さが異なります。4層基板上のL2は通常、上側に0.1mm、下に1.2mmのコアがあります（12:1 の比率）。対称式は、非対称形状のZ0を10～ 25% 過大評価します。正確な計算を行うには、常に正しいモデルを選択してください。

DDRまたはLVDSの長さマッチングの伝搬遅延を計算する方法を教えてください。

t_pd = sqrt (er_eff) /c0、ここで c0 = 299.8 mm/ns。50 オーム FR4 マイクロストリップ (ER_EFF 約 3.4) の場合、t_pd = 6.1 ps/mm。ストリップライン (ER_EFF = 4.5) の場合、t_pd = 7.1 ps/mm。3200 MT/s の DDR4 では、バイトレーン内で 10 ps 未満のスキューが必要であり、マイクロストリップで許容される長さのミスマッチは 1.6 mm だけです。このツールは、現在のジオメトリの伝播遅延を表示して、インターフェースの仕様と比較します。

3D EM シミュレーションと比較して、ハマースタッド・ジェンセンの式はどの程度正確ですか?

ハマースタッド-ジェンセンのマイクロストリップ式は、IEEE MTT-S検証に基づく一般的なジオメトリ（0.1 < W/H < 10、T/H < 0.2）で+/ -1-2% の精度です。ストリップラインフォーミュラは +/ -1.5% を達成します。極端なW/H比、遷移による変化、および銅の流入付近では、精度が低下します。+/ -3% 以上の許容誤差要件については、2.5D (Polar SI9000、HyperLynx) または 3D EM シミュレーション (CST、HFSS) を使用して計算を補完してください。

インピーダンス制御されたトレースをビアに配線して層を変えることはできますか？

はい。ただし、via は非連続です。スルーホールビアには、容量性スタブ (信号層の下の未使用バレル) と、インピーダンスを局所的にシフトする1～2nHのインダクタンスがあります。1 GHz 未満であれば、通常は許容範囲内です。1 GHz 以上:ビア・イン・パッド、IPC-6012E に準拠したバックドリル・スタブ、または HDI マイクロビアを使用してください。Johnson/Grahamによると、デスティネーション層で基準面の連続性を確保し、2mm以内のビアステッチを追加して低インダクタンスのリターンパスを実現します。

FR4の50Ωトレースでは、どの程度の導体損失が予想されますか？

導体損失（表皮効果）と誘電損失：FR4の50オーム1オンスマイクロストリップの場合 — 1 GHzで：0.10-0.15 dB/cm、2.4 GHzで：0.20〜0.30 dB/cm、5 GHzで：0.40〜0.60 dB/cm。5 GHz での 10 cm の WiFi トレースでは、4 ～ 6 dB の損失が発生します。これは LNA よりもかなり前の値です。ロジャース RO4350B は 5 GHz でこれを 0.08-0.12 dB/cm に低減します。ツールに周波数を入力して、特定の形状の減衰を計算します。