EMC

디커플링 커패시터 EMC 선택

디커플링 커패시터 임피던스, 리액턴스 및 자체 공진 주파수를 계산합니다.EMC 전력 무결성을 위해 패키지별 바이패스 캡을 선택하십시오.

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공식

Xc = 1/(2πfC), f_SRF = 1/(2π√LC)

C— 커패시턴스 (F)

L— 패키지 인덕턴스 (패키지에 따라 다름) (H)

작동 방식

디커플링 커패시터 EMC 계산기는 CISPR 32 규정 준수, FPGA PDN 설계 및 스위칭 레귤레이터 노이즈 감소에 필수적인 전도 방출 억제를 위한 최적의 값과 배치를 결정합니다.EMC 엔지니어들은 이를 사용하여 특정 주파수에서 20-40dB의 노이즈 감쇠를 달성하면서 배출을 악화시킬 수 있는 공진을 피할 수 있습니다.

헨리 오트의 'EMC 엔지니어링'과 무라타 애플리케이션 노트에 따르면 커패시터 임피던스 Z = sqrt ((1/ (2 x pi x f x C)) ^2 + ESR^2) 는 자기 공진 주파수 (SRF) 보다 낮고 Z = 2 x pi x f x ESL은 SRF보다 낮습니다.0.7nH ESL (0402 패키지) 을 갖춘 100nF MLCC는 f_SRF = 1/ (2 x pi x sqrt (0.7e-9 x 100e-9)) = 19MHz에서 공명합니다.19MHz 이상에서는 커패시터가 유도성 상태가 되어 디커플링 효과를 잃게 됩니다.

IPC-2152 및 Smith의 '고속 디지털 시스템 설계'에 따르면, 여러 커패시터 값을 병렬로 사용하면 10uF는 DC-1MHz, 100nF는 1-30MHz, 10nF는 30-100MHz, 1nF는 100-300MHz를 포괄하는 등 중첩되는 저임피던스 대역이 생성됩니다.각 값은 임피던스가 ESR과 같을 때 SRF 주변의 주파수를 처리합니다 (일반적으로 MLCC의 경우 10-50옴).

Johnson/Graham에 따르면 배치가 매우 중요합니다. 커패시터와 IC 전원 핀 사이의 트레이스 1mm마다 약 1nH 인덕턴스가 추가되어 유효 SRF가 하향 이동되고 고주파 디커플링이 저하됩니다.IC에서 10mm 떨어진 커패시터에는 10nH의 ESL이 추가되어 5MHz 이상에서는 직접 연결에 비해 효율성이 20dB 감소합니다.

계산 예제

문제: 200MHz FPGA의 설계 디커플링은 180MHz에서 CISPR 32 한계보다 12dB 높은 전도 방출을 보여줍니다.현재 PDN에는 10uF 벌크 커패시터만 있습니다.

Ott별 솔루션: 1.문제 주파수: 180MHz — SRF 이상인 10uF (약 500kHz) 및 100nF (약 19메가헤르츠) 2.필수 감쇠량: 180MHz에서 12dB+ 6dB 마진 = 18dB 3.180MHz용 커패시터: 180MHz 근처의 SRF가 필요합니다. C = 1/ (4 x pi^2 x f^2 x L) = 1/ (4 x pi^2 x (180e6) ^2 x 0.7e-9) = 1.1 nF 4.1nF 0402 MLCC (SRF 약 190MHz, ESR 약 30옴) 를 선택합니다. 5.SRF에서의 임피던스: Z = ESR = 30옴 6.디커플링 효과: 180MHz에서 PDN 임피던스가 3옴인 경우 커패시터를 추가하면 30옴으로 감소합니다. — 개선 = 20 x log10 (3/0.03) = 40dB 7.4x 1nF 커패시터를 병렬로 사용하십시오. Z = 30/4 = 7.5옴

배치: 동일한 레이어의 FPGA 전원 핀으로부터 2mm 이내의 1nF 커패시터 (디커플링 경로에는 비아 없음).BGA의 네 면에 모두 추가하십시오.

실용적인 팁

✓FPGA 디커플링에는 '1-2-4 규칙'을 사용하십시오. 인텔/자일링스당: 레일당 10uF 벌크 1개, 전원 핀 클러스터당 2x 100nF, 다이 영역 전체에 분산된 4x 10nF를 사용하십시오.100kHz ~ 200MHz의 플랫 임피던스를 제공합니다.
✓커패시터를 IC 전원 핀과 동일한 레이어에 배치합니다. Smith에 따르면 디커플링 경로를 통해 1-2nH 인덕턴스가 추가됩니다.비아-인-패드가 있는 BGA 하의 후면 커패시터는 거의 0에 가까운 추가 인덕턴스를 제공합니다.
✓VNA로 PDN 임피던스를 측정하여 공진을 식별합니다. Sandler에 따르면 시뮬레이션 정확도는 +/ -30% 입니다. 실제 측정에서는 특정 주파수에서 임피던스 피크를 유발하는 평면과 커패시터 간의 반공진을 나타냅니다.

흔한 실수

✗고주파 노이즈에 대형 커패시터 (10uF) 만 사용 — Ott당 10uF SRF는 약 500kHz이고, 1MHz 이상에서는 임피던스가 증가함에 따라 유도성 커패시터입니다.100MHz 이상에서의 방출에는 SRF가 더 높은 1-10nF 커패시터가 필요합니다.
✗패키지 인덕턴스 무라타 (Murata) 에 따르면 0805 패키지는 1.2nH ESL인 반면 0402의 경우 0.7nH의 ESL을 가집니다.패키지가 클수록 SRF가 낮습니다. 0805에서는 100nF가 14MHz에서 공진하는 반면 0402에서는 19MHz로 공진합니다.주파수 효율성을 극대화하려면 가장 작은 패키지를 사용하십시오.
✗커패시터를 IC에서 멀리 배치하면 — Johnson/Graham에 따르면 10mm 트레이스는 10nH를 추가합니다. 이는 0402에서 대형 스루홀 커패시터로 변경하는 것과 같습니다.전력과 접지를 비아가 있는 커패시터 바로 아래로 라우팅하거나 인덕턴스를 최소화하려면 비아-인-패드를 사용하십시오.

자주 묻는 질문

3.3V 디지털 IC에 어떤 커패시터 값을 사용해야 합니까?

무라타 가이드라인에 따르면 (1) 공급 레일당 10-100uF 벌크 (DC-1MHz), (2) 전원 핀당 100nF (1-30MHz), (3) 50MHz (30-100MHz) 이상으로 스위칭하는 경우 10nF, (4) 200MHz 이상의 클럭인 경우 1nF (100-300MHz)마이크로컨트롤러의 경우: 일반적으로 전원 핀당 100nF이면 충분합니다.FPGA의 경우: 인텔/자일링스 설계 가이드에 따른 수량과 함께 전체 범위가 필요합니다.

일부 설계에서 100nF 대신 10nF를 사용하는 이유는 무엇입니까?

Ott당: 10nF는 100nF (약 19MHz) 보다 SRF (0402에서 약 60MHz) 가 더 높습니다.50~150MHz에서 노이즈를 억제하는 데는 10nF가 더 효과적입니다. 이 범위에서는 여전히 용량이기 때문입니다.DC-30 MHz 필터링에는 100nF를 사용하고, 30-100MHz에는 10nF를 사용하고, 100-300MHz에는 1nF를 사용하십시오.여러 값이 전체 스펙트럼을 포괄합니다.

ESR은 EMC 디커플링에 매우 중요합니까?

SRF에서는 예. Murata에 따르면 커패시터 임피던스는 자체 공진 주파수에서 ESR과 같습니다.X5R/X7R 세라믹의 ESR은 10-50옴이고 탄탈룸은 50-500옴입니다.SRF에서 저 ESR 세라믹은 탄탈룸보다 10-20dB 더 나은 디커플링을 제공합니다.SRF 이상과 아래에서는 ESR이 덜 중요합니다.EMC 디커플링에는 X5R/X7R MLCC를 사용하고, 대량 스토리지에는 탄탈륨만 사용하십시오.

IC당 몇 개의 디커플링 커패시터가 필요한가요?

Intel/Xilinx 가이드라인에 따르면 간단한 MCU에는 전원 핀당 1개의 커패시터가 필요하고, 복잡한 FPGA에는 전력 소비와 스위칭 속도에 따라 총 50~200개의 커패시터가 필요합니다.경험에 따르면 해당 주파수에서 스위칭 전류는 mA당 커패시터 1개입니다.2A 코어 전류를 소비하는 100MHz FPGA의 경우: 최소 약 20-40개의 고주파 디커플링 커패시터.

커패시터 공진이 EMC 방출을 악화시킬 수 있습니까?

예. Smith에 따르면 커패시터 ESL과 평면 커패시턴스 간의 반공진은 특정 주파수에서 단독으로 사용할 때보다 10~100배 더 높은 임피던스 피크를 생성할 수 있습니다.반공진이 노이즈 고조파와 일치하면 해당 주파수에서의 방출이 악화됩니다.해결 방법: 공진이 겹치도록 커패시터 값을 여러 개 사용하고 특정 반공진 문제가 발생할 경우 시리즈 RC 스너버로 댐핑을 추가하십시오.

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