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I2S 오디오 인터페이스 타이밍 계산기

모든 샘플링 속도, 비트 깊이 및 채널 수에서 오디오 인터페이스의 I2S 비트 클럭 (BCLK), 워드 클럭 (LRCLK/WCLK) 및 데이터 속도를 계산할 수 있습니다.

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공식

BCLK = F_s \times N_{bits} \times N_{ch}

참고: Philips I2S Bus Specification, 1996

Fs— 샘플 레이트 (kHz)

Nbits— 샘플당 비트 깊이 (bits)

Nch— 채널 개수

BCLK— 비트 클럭 주파수 (Hz)

작동 방식

이 계산기는 디지털 오디오 인터페이스의 I2S 클럭 주파수와 타이밍 관계를 결정합니다.오디오 엔지니어와 임베디드 개발자는 이를 사용하여 필립스 I2S 사양 (현재 NXP) 에 따라 DAC, ADC 및 오디오 코덱을 구성합니다.I2S는 시리얼 데이터 (SD), 비트 클럭 (BCLK/SCK), 워드 셀렉트 (WS/LRCLK) 의 3가지 신호를 사용합니다.기본 관계는 다음과 같습니다. BCLK = 샘플_레이트 x 비트_당 채널 x 채널.CD 품질 오디오 (44.1kHz, 16비트 스테레오) 의 경우: BCLK = 44100 x 16 x 2 = 1.4112메가헤르츠.마스터 클럭 (MCLK) 은 일반적으로 샘플링 레이트의 256배 또는 512배이며 내부 PLL 레퍼런스를 제공합니다.I2S 버스 사양은 필립스 세미컨덕터 문서 원본 'I2S 버스 사양' (1986년 2월, 1996년 6월 개정) 에 정의되어 있으며, 현재 NXP 세미컨덕터에서 관리하고 있다.전문 애플리케이션의 오디오 샘플링 레이트 및 비트 심도 요구 사항은 AES3-2009 (디지털 오디오용 AES 표준 — 디지털 입출력 인터페이스) 및 IEC 60958-1 (디지털 오디오 인터페이스) 의 적용을 받습니다.96kHz/24비트에서 BCLK = 96000 x 24 x 2 = 4.608메가헤르츠, MCLK = 96000 x 256 = 24.576 메가헤르츠.I2S 사양에 따르면, BCLK 라이징 에지 이전 10ns 이상, t_hold 이후 10ns 이상인 경우 데이터가 안정적이어야 하며, BCLK 12.288MHz BCLK에서 81.4ns 반주기는 8배의 마진을 제공합니다.

계산 예제

고해상도 오디오 플레이어 설계에서는 FPGA 마스터가 포함된 192kHz/32비트 스테레오의 PCM5242 DAC를 사용합니다.필립스 I2S 사양에 따름: BCLK = 192000 x 32 x 2 = 12.288 메가헤르츠.MCLK = 192000 x 256 = 49.152 메가헤르츠 (표준 오디오 클럭 크리스탈).워드 셀렉트 (LRCLK) = 샘플 레이트 = 192 킬로헤르츠.PCM5242 기준 타이밍 확인: t_su_data = 5ns 필요, t_hd_data = 5ns 필요.BCLK 주기는 81.4밀리초, 반주기 = 40.7밀리초입니다.사용 가능한 설정 시간은 40.7 - 10ms (FPGA 클럭투아웃) = 30.7ns로, 요구 사항 5ns보다 6배의 마진을 제공합니다.데이터 속도 = 192000 x 32 x 2 = 채널당 12.288Mbps, 총 24.576Mbps입니다.

실용적인 팁

✓AES-6iD-2006에 따라 48kHz 또는 44.1kHz의 배수인 샘플링 속도에 전용 오디오 클럭 크리스탈 (49.152메가헤르츠, 24.576메가헤르츠, 22.5792메가헤르츠) 을 사용하십시오.
✓마스터 모드 작동의 경우 먼저 MCLK를 생성한 다음 BCLK와 LRCLK를 동기적으로 유도하여 클록 도메인 크로싱 지터를 제거합니다.
✓BCLK가 6MHz 이상인 경우 I2S 트레이스 길이를 15cm 미만으로 유지하여 셋업/홀드 마진을 유지하십시오. 장기간 실행하려면 33Ohm 시리즈 터미네이션 추가

흔한 실수

✗48kHz 오디오에 24MHz 크리스털 사용 (24/256 = 93.75kHz, 오류 95% 출력) - 정확한 48kHz (12.288/256 = 48.000 kHz) 의 경우 12.288MHz 크리스탈을 사용하십시오.
✗마스터와 슬레이브 간의 MCLK 비율 불일치 - 대부분의 DAC에는 임의 비율이 아닌 정확히 256x 또는 512x가 필요합니다.
✗30cm 이상의 케이블을 통해 BCLK 및 LRCLK를 단일 종단 신호로 라우팅 - LVDS 또는 트위스트 페어를 사용하여 50ps 이상의 크로스토크로 인한 지터를 방지합니다.

자주 묻는 질문

일반적인 MCLK 주파수는 무엇입니까?

대부분의 DAC/코덱 데이터시트당 샘플링 레이트의 256배 또는 512배.48kHz의 경우: MCLK = 12.288메가헤르츠 (256배) 또는 24.576메가헤르츠 (512x).44.1kHz의 경우: MCLK = 11.2896메가헤르츠 (256x) 또는 22.5792메가헤르츠 (512x).일부 장치는 저전력 작동을 위해 128x를 지원하여 48kHz에서 MCLK를 6.144MHz로 줄입니다.

비트 심도는 I2S 타이밍에 어떤 영향을 미칩니까?

BCLK는 비트 심도에 따라 직접 스케일링됩니다.48kHz 스테레오의 경우: 16비트에는 BCLK = 1.536MHz가 필요하고, 24비트에는 2.304메가헤르츠, 32비트에는 3.072MHz가 필요합니다.비트 심도가 높을수록 데이터 속도와 EMI가 증가하므로 주의적인 PCB 라우팅이 필요합니다. 192kHz에서 32비트는 상승 시간이 2-3ns인 12.288MHz 클럭 에지를 생성합니다.

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