Como escolher o capacitor de desacoplamento correto: SRF, ESL e a matemática por trás das redes de desvio

Por que o desacoplamento não é tão simples quanto “colocar 100 nF nele”

Todo engenheiro já ouviu a regra prática: coloque um capacitor de 100 nF próximo a cada pino de alimentação do IC. Funciona — até que não funcione. Quando seu FPGA atrai correntes transitórias de 20 A a 500 MHz, ou seu ADC tem um tom espúrio que retorna para fornecer ruído a 800 MHz, esse limite solitário de 100 nF não é mais suficiente. Entender o porquê* exige a análise de três parâmetros parasitários que a maioria das folhas de dados esconde em letras miúdas: ESR, ESL e a frequência autorressonante que elas criam.

O modelo real de um capacitor

Um capacitor físico não é uma capacitância pura. É um circuito RLC em série:

“BLOCO MATEMÁTICO_0"

onde “MATHINLINE_8” é a capacitância nominal, “MATHINLINE_9” é a indutância em série equivalente (ESL) e “MATHINLINE_10” é a resistência em série equivalente (ESR). Em baixas frequências, a reatância capacitiva “MATHINLINE_11” domina. Em altas frequências, a reatância indutiva “MATHINLINE_12” assume o controle. Bem no meio, os dois cancelam e você fica com o ESR — a menor impedância que o capacitor já apresentará. Esse ponto de cruzamento é afrequência autorressonante (SRF) :

“BLOCO MATEMÁTICO_1"

Abaixo do SRF, a peça se comporta como um capacitor. Acima dele, ele se comporta como um indutor. Esse é o conceito mais importante no design de desacoplamento: um capacitor só se desacopla efetivamente em uma banda ao redor de seu SRF.

Parâmetros-chave e o que eles significam para o seu PDN

Sua rede de distribuição de energia (PDN) tem uma impedância alvo, geralmente derivada de:

“BLOCO MATEMÁTICO_2”

Para um trilho de 1,0 V que fornece um FPGA com transientes de 5 A e um orçamento de ondulação de 3%, isso é “MATHINLINE_13”. Esse é um número difícil de atingir e deve ser mantido em toda a largura de banda de interesse.

É aqui que o ESR e o ESL são importantes:

• ESR define o piso de impedância em SRF. Um MLCC típico de 100 nF 0402 pode ter um ESR de 10—50 mΩ. Se sua impedância alvo for de 6 mΩ, uma única tampa não pode fazer o trabalho.
• ESL determina a rapidez com que a impedância sobe acima do SRF. Um pacote 0402 pode ter 0,5 nH de ESL; um 0201 pode ter 0,3 nH. O ESL mais baixo eleva a faixa de desvio efetiva em frequência mais alta.

Exemplo resolvido: contornando um trilho FPGA de 1,0 V

Vamos analisar um cenário real. Precisamos manter “MATHINLINE_14” até 500 MHz.

Etapa 1: Escolha um capacitor. Selecionamos um MLCC de 100 nF 0402 X7R com ESR = 20 mΩ e ESL = 0,5 nH. Etapa 2: Encontre o SRF.

“BLOCO MATEMÁTICO_3”

Conectando: “MATHINLINE_15”. Nessa frequência, a impedância é igual ao ESR: 20 mΩ.

Etapa 3: Verifique a impedância em 500 MHz. Bem acima do SRF, a impedância é dominada pelo ESL:

“BLOCO MATEMÁTICO_4”

Isso é 260 vezes nossa meta. O limite de 100 nF é essencialmente invisível a 500 MHz.

Etapa 4: Adicione uma tampa de frequência mais alta. Uma tampa de 1 nF 0201 com ESR = 50 mΩ e ESL = 0,3 nH fornece:

“MATHBLOCK_5”

A 500 MHz, sua impedância é aproximadamente “MATHINLINE_16” — ainda muito alta para um único limite, mas agora estamos na vizinhança de frequência certa.

Etapa 5: capacitores paralelos. Colocar capacitores idênticos “MATHINLINE_17” em paralelo divide a impedância por “MATHINLINE_18”. Para atingir 6 mΩ no SRF do limite de 100 nF (onde “MATHINLINE_19”), precisamos:

“MATHBLOCK_6”

Para a faixa de 500 MHz, precisamos de um banco separado de limites de 1 nF (ou valores ainda menores) direcionados a essa banda. É por isso que os projetos reais de PDN usam vários valores de capacitores — cada um cobrindo uma década de frequência diferente.

A faixa de desvio efetiva

Um conceito útil é a faixa de frequência na qual um capacitor mantém a impedância abaixo do alvo. O limite superior desse intervalo pode ser estimado encontrando a frequência em que “MATHINLINE_20”:

“MATHBLOCK_7”

Para nosso limite de 100 nF com 0,5 nH ESL e uma meta de 20 mΩ (tampa única): “MATHINLINE_21”. Essa é a frequência acima do SRF, em que a tampa deixa de ser útil sozinha. Abaixo do SRF, há um limite inferior simétrico. A calculadora calcula os dois para você.

Armadilhas comuns

• Ignorando o ESL das vias e traços do PCB. O ESL de 0,5 nH em uma folha de dados é apenas o pacote. Uma via para um plano de potência interno pode adicionar mais 0,5 a 1,0 nH, reduzindo significativamente o SRF. Mantenha as tampas de desacoplamento na mesma camada do IC ou use conexões muito curtas e largas por meio de conexões.
• Anti-ressonância entre limites paralelos. Dois limites de valores diferentes em paralelo podem criar um pico de alta impedância entre seus SRFs. A simulação ou o espaçamento cuidadoso dos valores são essenciais.
• Supondo que as tampas de cerâmica mantenham seu valor. Uma tampa X7R de 100 nF sob polarização de 1,0 V DC em uma embalagem 0402 pode, na verdade, ter 60—70 nF. Verifique as curvas de polarização DC do fabricante.

Experimente

Conecte os valores do capacitor, ESR, ESL e impedância alvo na calculadora e veja instantaneamente o SRF, a impedância em sua frequência de interesse, a faixa efetiva de desvio e quantas tampas você realmente precisa. [Abra a calculadora de seleção de capacitores de desacoplamento] (https://rftools.io/calculators/pcb/decoupling-capacitor/) e elimine as suposições do seu próximo design de PDN.