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EMC

Seleção de Capacitor de Desacoplamento CEM

Calcula a impedância do capacitor de desacoplamento na frequência e a frequência de autorressonância para desacoplamento CEM.

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Fórmula

Xc=1/(2πfC),fSRF=1/(2π√LC)Xc = 1/(2πfC), f_SRF = 1/(2π√LC)
C— Capacitância (F)
L— Indutância da embalagem (varia de acordo com a embalagem) (H)

Como Funciona

A calculadora EMC do capacitor de desacoplamento determina os valores e o posicionamento ideais para a supressão de emissões conduzidas — essenciais para a conformidade com a CISPR 32, o design do FPGA PDN e a redução de ruído do regulador de comutação. Os engenheiros da EMC usam isso para atingir uma atenuação de ruído de 20 a 40 dB em freqüências específicas, evitando ressonâncias que podem piorar as emissões.

De acordo com as notas de aplicação “EMC Engineering” e Murata de Henry Ott, impedância do capacitor Z = sqrt ((1/ (2 x pi x f x C)) ^2 + ESR^2) abaixo da frequência autorressonante (SRF) e Z = 2 x pi x f x ESL acima do SRF. Um MLCC de 100 nF com 0,7 nH ESL (pacote 0402) ressoa em F_srf = 1/ (2 x pi x sqrt (0,7e-9 x 100e-9)) = 19 MHz. Acima de 19 MHz, o capacitor se torna indutivo e perde a eficácia do desacoplamento.

De acordo com o IPC-2152 e o “Projeto de Sistema Digital de Alta Velocidade” de Smith, vários valores de capacitores em paralelo criam bandas de baixa impedância sobrepostas: 10 uF cobre DC-1 MHz; 100 nF cobre 1-30 MHz; 10 nF cobre 30-100 MHz; 1 nF cobre 100-300 MHz. Cada valor manipula frequências em torno de seu SRF, onde a impedância é igual a ESR (normalmente 10-50 mohm para MLCCs).

O posicionamento é crítico de acordo com Johnson/Graham: cada mm de traço entre o capacitor e o pino de alimentação do IC adiciona aproximadamente 1 nH de indutância, deslocando o SRF efetivo para baixo e degradando o desacoplamento de alta frequência. Um capacitor de 10 mm do IC tem ESL adicionado de 10 nH, reduzindo a eficácia acima de 5 MHz em 20 dB em relação à conexão direta.

Exemplo Resolvido

Problema: Desacoplamento de projeto para FPGA de 200 MHz mostrando emissões conduzidas 12 dB acima do limite CISPR 32 a 180 MHz. O PDN atual tem apenas capacitores a granel de 10 uF.

Solução por Ott:

  1. Frequência do problema: 180 MHz — acima do SRF de 10 uF (aproximadamente 500 kHz) e 100 nF (aproximadamente 19 MHz)
  2. Atenuação necessária: 12 dB + 6 dB de margem = 18 dB a 180 MHz
  3. Capacitor para 180 MHz: precisa de SRF próximo a 180 MHz; C = 1/ (4 x pi^2 x f^2 x L) = 1/ (4 x pi^2 x (180e6) ^2 x 0,7e-9) = 1,1 nF
  4. Selecione 1 nF 0402 MLCC (SRF aproximadamente 190 MHz, ESR aproximadamente 30 mohm)
  5. Impedância em SRF: Z = ESR = 30 mohm
  6. Eficácia de desacoplamento: se a impedância do PDN fosse de 3 ohm a 180 MHz, a adição de capacitores é reduzida para 30 mohm — melhoria = 20 x log10 (3/0,03) = 40 dB
  7. Use capacitores 4x 1 nF em paralelo: Z = 30/4 = 7,5 mohm
Colocação: capacitores de 1 nF dentro de 2 mm dos pinos de alimentação FPGA na mesma camada (sem via no caminho de desacoplamento). Adicione os quatro lados do BGA.

Dicas Práticas

  • ✓Use a “regra 1-2-4” para desacoplamento de FPGA — de acordo com Intel/Xilinx: 1x 10 uF a granel por trilho, 2x 100 nF por cluster de pinos de alimentação, 4x 10 nF distribuídos pela área da matriz. Fornece impedância plana de 100 kHz a 200 MHz.
  • ✓Coloque os capacitores na mesma camada dos pinos de alimentação do IC — de acordo com Smith, via no caminho de desacoplamento adiciona uma indutância de 1-2 nH. Os capacitores traseiros sob BGA com via-in-pad alcançam uma indutância adicional próxima de zero.
  • ✓Meça a impedância do PDN com o VNA para identificar ressonâncias — de acordo com Sandler, a precisão da simulação é de +/ -30%; a medição real revela anti-ressonâncias entre o plano e os capacitores que causam picos de impedância em frequências específicas.

Erros Comuns

  • ✗Usando apenas capacitores grandes (10 uF) para ruído de alta frequência — por Ott, 10 uF SRF é aproximadamente 500 kHz; acima de 1 MHz, o capacitor é indutivo com impedância crescente. As emissões a mais de 100 MHz requerem capacitores de 1-10 nF com SRF mais alto.
  • ✗Ignorando a indutância do pacote — de acordo com Murata, o pacote 0805 tem 1,2 nH ESL versus 0,7 nH para 0402. Pacotes maiores têm menor SRF: 100 nF em 0805 ressoam a 14 MHz versus 19 MHz em 0402. Use o menor pacote para obter a maior eficácia de frequência.
  • ✗Colocar os capacitores longe do IC — de acordo com Johnson/Graham, o traço de 10 mm adiciona 10 nH, equivalente a mudar de 0402 para um grande capacitor de orifício passante. Direcione a alimentação e o aterramento diretamente sob o capacitor via avião ou use via teclado para obter indutância mínima.

Perguntas Frequentes

De acordo com as diretrizes da Murata: (1) 10-100 uF a granel por trilho de alimentação (DC-1 MHz); (2) 100 nF por pino de alimentação (1-30 MHz); (3) 10 nF se comutação >50 MHz (30-100 MHz); (4) 1 nF se relógios de >200 MHz (100-300 MHz). Para microcontroladores: 100 nF por pino de alimentação geralmente é suficiente. Para FPGAs: é necessária uma gama completa com quantidades de acordo com o guia de design Intel/Xilinx.
Por Ott: 10 nF tem SRF maior (aproximadamente 60 MHz em 0402) do que 100 nF (aproximadamente 19 MHz). Para suprimir ruídos de 50 a 150 MHz, 10 nF é mais eficaz porque ainda é capacitivo nessa faixa. Use 100 nF para filtragem DC-30 MHz; use 10 nF para 30-100 MHz; use 1 nF para 100-300 MHz. Vários valores cobrem todo o espectro.
Sim no SRF — de acordo com Murata, a impedância do capacitor é igual a ESR na frequência autorressonante. As cerâmicas X5R/X7R têm ESR de 10-50 mohm; o tântalo tem 50-500 mohm. Na SRF, a cerâmica de baixa ESR fornece um desacoplamento de 10 a 20 dB melhor do que o tântalo. Acima e abaixo do SRF, o ESR importa menos. Use X5R/X7R MLCC para desacoplamento EMC; tântalo somente para armazenamento em massa.
De acordo com as diretrizes da Intel/Xilinx: MCUs simples precisam de 1 capacitor por pino de alimentação; FPGAs complexos precisam de 50 a 200 capacitores no total, dependendo do consumo de energia e da velocidade de comutação. Regra prática: 1 capacitor por mA de corrente de comutação na frequência de interesse. Para um FPGA de 100 MHz consumindo corrente de núcleo de 2A: mínimo de aproximadamente 20-40 capacitores de desacoplamento de alta frequência.
Sim — de acordo com Smith, a anti-ressonância entre o capacitor ESL e a capacitância plana pode criar picos de impedância 10 a 100 vezes maiores do que qualquer um sozinho em frequências específicas. Se a anti-ressonância coincidir com um harmônico de ruído, as emissões nessa frequência pioram. Solução: use vários valores de capacitor para que as ressonâncias se sobreponham; adicione amortecimento com o amortecedor RC da série se a anti-ressonância específica for problemática.

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