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EMC

Seleção de diodo de braçadeira ESD

Calcule a corrente de pico do diodo de fixação ESD, a dissipação de energia e a taxa de fixação. Verifique a proteção do TVS quanto à conformidade com a IEC 61000-4-2.

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Fórmula

Ipk=(VESD−Vcl)/Z,Ppk=Vcl×IpkI_pk = (V_ESD − V_cl) / Z, P_pk = V_cl × I_pk
V_cl— Tensão da braçadeira (V)
Z— Impedância do caminho de descarga (Ω)

Como Funciona

A calculadora de seleção de grampos ESD determina os parâmetros do diodo TVS para proteção IEC 61000-4-2 — essenciais para USB, HDMI, Ethernet e qualquer interface acessível externamente. Os engenheiros de hardware usam isso para selecionar dispositivos de proteção que fixam eventos de ESD de 8 kV a tensões seguras (<5,5 V para ICs de 3,3 V) dentro do tempo de aumento de <1 ns da descarga de contato.

De acordo com a IEC 61000-4-2 e a JEDEC JESD22-A114, a proteção contra ESD requer tensão de fixação V_cl abaixo da classificação máxima absoluta do IC ao lidar com correntes de pico de 15-30 A. Para descarga de contato de nível 4 (8 kV), corrente de pico I_pk = (V_ESD - V_cl) /330 ohm (impedância do modelo do corpo humano). Com V_cl = 15V: I_pk = (8000-15) /330 = 24,2 A. Potência de pico P_pk = V_cl x I_pk = 363 W, mas somente por aproximadamente 1 ns.

A taxa de fixação V_cl/V_ESD indica eficiência de proteção. De acordo com as notas de aplicação da ON Semiconductor, bons diodos TVS atingem V_cl/V_ESD < 0,005 (braçadeira de 15V para evento de 8 kV). O excesso de tensão durante o primeiro nanossegundo depende da capacitância da junção TVS — menor capacitância (<0,5 pF) é crítica para interfaces de alta velocidade (USB 3.0, HDMI 2.1) onde a capacitância causa incompatibilidade de impedância e degradação ocular.

De acordo com as especificações JEDEC e USB-IF, a proteção ESD não deve degradar a integridade do sinal. Para USB 3.0 (5 Gbps), a capacitância do TVS deve ser <0,5 pF; para USB 3.2 Gen 2 (10 Gbps), <0,25 pF. Dispositivos TVS de maior capacitância são aceitáveis para interfaces de baixa velocidade (USB 2.0: <5 pF; GPIO: <15 pF).

Exemplo Resolvido

Problema: selecione a proteção ESD para a porta USB tipo C (lógica de 3,3 V, contato IEC 61000-4-2 de nível 4, USB 3.2 Gen 2 a 10 Gbps).

Solução de acordo com a IEC 61000-4-2:

  1. Classificação máxima de IC: lógica de 3,3 V com máximo absoluto de 5,5 V (típico para CMOS de 3,3 V)
  2. V_cl necessário: < 5,5 V no pico de corrente ESD
  3. Contato de nível 4: V_ESD = 8 kV; I_pk = (8000-5,5) /330 = 24,2 A
  4. Pesquise TVS: V_cl < 5,5 V a 24 A, capacitância < 0,25 pF para 10 Gbps
  5. Selecione: Nexperia PESD5V0C1BSF (V_cl = 8V a 16A, 0,15 pF, pacote SOD-923)
  6. Verifique em 24 A: V_cl aproximadamente 12V (extrapole da curva da folha de dados) — muito alto!
  7. Alternativa: TI TPD1E10B06 (V_cl = 4,5V a 30A, 0,18 pF) — atende aos requisitos
  8. Relação de fixação: 4,5/8000 = 0,00056 — excelente

Colocação: Dentro de 2 mm dos pinos do conector USB, aterrar diretamente sob a almofada TVS para indutância mínima. O resistor em série (10-33 ohm) entre o conector e o TVS ajuda a limitar dV/dt.

Dicas Práticas

  • ✓Use matrizes TVS multicanal para conectores com vários pinos — de acordo com a Nexperia, as matrizes TVS (4-8 canais) economizam espaço na placa e fornecem capacitância correspondente para pares diferenciais. Custa aproximadamente 0,10-0,30 USD por canal em volume.
  • ✓Adicione um resistor de pequena série (10-47 ohms) entre o conector e o TVS — de acordo com as notas de aplicação de TI, isso limita dV/dt durante o evento de ESD e ajuda o TVS a ligar mais rapidamente, reduzindo o pico de superação em 20-30%.
  • ✓Verifique o desempenho do ESD com o teste IEC 61000-4-2 real — de acordo com o ON Semi, o layout do PCB afeta a tensão de fixação em 10 a 30%. A indutância do solo, o comprimento do traço e o posicionamento da via afetam o desempenho no mundo real.

Erros Comuns

  • ✗Selecionar TVS apenas pela tensão de afastamento — de acordo com ON Semi, a tensão de impasse é tensão de operação DC, não tensão de fixação. Uma TV isolante de 5 V pode ter tensão de fixação de 9 V a 8 kV ESD, danificando os ICs de 3,3 V. Sempre verifique V_cl na corrente nominal ESD.
  • ✗Ignorando a capacitância para interfaces de alta velocidade — por USB-IF, TVS de >1 pF causa 5 a 10% de fechamento ocular a 5 Gbps. Para interfaces de mais de 10 Gbps, use matrizes TVS com <0,25 pF por linha. As TVS padrão (5-15 pF) são adequadas apenas para sinais de baixa velocidade.
  • ✗Colocar a proteção ESD longe do conector — de acordo com as diretrizes da JEDEC, cada mm de traço entre o conector e o TVS permite que o pico de ESD se propague antes da fixação. Coloque o TVS dentro de 2 mm do pino do conector com aterramento direto por baixo do dispositivo.

Perguntas Frequentes

Por Littelfuse: O ESD TVS é otimizado para transientes rápidos (<1 ns de tempo de subida) com correntes de pico de 15-30 A por <100 ns de duração. O Surge TVS lida com transientes mais lentos (forma de onda de 8/20 us de acordo com a IEC 61000-4-5) com correntes de 100-1000 A por milissegundos. O ESD TVS tem menor capacitância (0,1-5 pF) e resposta mais rápida; o Surge TVS tem maior manuseio de energia. Perfis de ameaças diferentes exigem dispositivos diferentes.
De acordo com JEDEC: A descarga de contato IEC 61000-4-2 usa 150 pF/330 ohm com tempo de subida <1 ns e pico de 24 A a 8 kV — teste em nível de sistema. O HBM (Human Body Model) usa 100 pF/1500 ohm com aproximadamente 10 ns de tempo de subida e pico de 5,3 A a 8 kV — teste em nível de componente. A IEC 61000-4-2 é 4x mais severa em corrente de pico. Os produtos devem passar por ambos quando aplicável.
Não recomendado de acordo com ON Semi: os diodos zener têm aproximadamente 10 ns de tempo de resposta versus <1 ns para TVS. Durante os primeiros 10 ns de um evento de ESD, o zener não fornece fixação — o pico total de ESD atinge o IC. Os diodos TVS são projetados especificamente para resposta de subnanossegundos. Use zeners somente para transientes lentos (proteção contra sobretensão, não ESD).
De acordo com JEDEC: V_cl deve estar abaixo da classificação máxima absoluta do IC protegido, normalmente 0,3 V acima de Vcc para entradas CMOS. Para lógica de 3,3 V: V_max normalmente de 3,6 V a 5,5 V, dependendo do processo. Para lógica de 1,8 V: V_max normalmente de 2,0 V a 3,0 V. Verifique a folha de dados do IC para obter o valor exato. Adicionar margem: selecione TVS com V_cl pelo menos 10% abaixo de V_max.
De acordo com a IEC 61000-4-2: (1) Execute o teste de ESD de acordo com o padrão usando um simulador de ESD calibrado; (2) Aplique descargas em todas as portas acessíveis nos níveis necessários (normalmente nível 4 = contato de 8 kV, ar de 15 kV); (3) Monitore interrupções funcionais (erros leves) e danos (falhas graves); (4) Meça a tensão de fixação real com osciloscópio e sonda de corrente se ocorrerem falhas. Testes de pré-conformidade disponíveis em fornecedores de geradores ESD.

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