Calculadora de Orçamento de Jitter de Clock

Calcule o orçamento de temporização da árvore de clock para projetos de FPGA e SoC.

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Fórmula

J_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}

J_ref — Reference oscillator jitter (RMS) (ps)

J_pll — PLL additive jitter (RMS) (ps)

J_buf — Per-stage buffer jitter (ps)

N — Number of buffer stages

t_skew — PCB trace skew (deterministic) (ps)

Como Funciona

A instabilidade do relógio é a variação de curto prazo no tempo das bordas do relógio em relação a uma referência ideal. Em sistemas digitais, o jitter consome diretamente as margens de tempo de configuração e retenção. O orçamento de tempo disponível para propagação de dados é: T_budget = T_period − T_setup − T_hold. A instabilidade total deve ficar abaixo desse orçamento. As fontes de variação se combinam estatisticamente. Fontes independentes de instabilidade aleatória (ruído de fase do oscilador, piso de ruído PLL, instabilidade aditiva de buffer) se combinam como soma raiz de quadrados (RSS). Fontes de instabilidade determinísticas (incompatibilidade de comprimento de traço de PCB, inclinação do conector) são adicionadas linearmente. Essa calculadora usa RSS para fontes aleatórias e adição linear para traçar distorções. A variação do buffer do relógio é normalmente especificada como variação aditiva nas folhas de dados (por exemplo, TI CDCLVP1204: 20 fs RMS). Cada estágio do buffer contribui de forma independente, então N estágios contribuem com √N × J_buf via RSS.

Exemplo Resolvido

Design FPGA de 200 MHz: Período = 5000 ps. Referência TCXO: 50 ps RMS. Xilinx MMCM: 100 unidades RMS. Dois buffers CDCLVP1204:25 ps × √2 = 35 ps. Inclinação do traçado: 20 ps. Tremulação total = √ (50² + 100² + 35²) + 20 = √ (12625) + 20 = 112 + 20 = 132 ps. Orçamento disponível = 5000 − 80 (configuração) − 40 (espera) = 4880 ps. Margem de configuração = 4880 − 132 = 4748 ps. Orçamento usado: 2,7%. Muita margem — pode empurrar o relógio para 1 GHz antes que o tempo se torne crítico.

Erros Comuns

✗Adicionar instabilidade linearmente em vez de RSS — isso superestima a variação total em até 2 vezes para várias fontes iguais
✗Esquecendo que a largura de banda do PLL é importante — um PLL de largura de banda estreita rejeita a instabilidade de referência, mas amplifica o ruído de fase do VCO
✗Usando especificações de variação de pico a pico em vez de RMS para cálculo de RSS — converta dividindo pico a pico por ~ 6 para variação gaussiana
✗Ignorando o acoplamento de ruído da fonte de alimentação em PLLs — uma ondulação de 1 mV no AVDD pode adicionar 10s de instabilidade ps a um PLL sensível

Perguntas Frequentes

Qual é a diferença entre instabilidade e ruído de fase?

O ruído de fase é uma representação no domínio da frequência (dBc/Hz em frequências de deslocamento); o jitter é seu equivalente no domínio do tempo. Converta usando: J_rms (ps) = (1/2π·f․) × √ (2 × ffset S_φ (f) df), onde a integral cobre a largura de banda de interesse. A calculadora de ruído de fase para instabilidade neste site faz essa conversão diretamente.

Quanta instabilidade um SerDes de 10 GbE pode tolerar?

O IEEE 802.3ae especifica a variação total máxima de 0,28 UI de pico a pico no receptor (28 ps a 10 Gbps). O orçamento normalmente é dividido: ~ 10 ps para o relógio de referência, ~ 8 ps para roteamento de PCB, deixando ~ 10 ps para o CDR SerDes se recuperar. É por isso que os relógios de referência de 10 GbE especificam instabilidade RMS abaixo de 1 ps.

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