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Calculadora de orçamento Clock Tree Jitter

Calcule o orçamento de cronometragem da árvore do relógio para projetos de FPGA e SoC. Insira o jitter do oscilador de referência, o nível de ruído PLL, os estágios do buffer e a frequência do relógio alvo para calcular a margem de configuração.

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Fórmula

Jtotal=Jref2+Jpll2+N⋅Jbuf2+tskewJ_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}
J_ref— Reference oscillator jitter (RMS) (ps)
J_pll— PLL additive jitter (RMS) (ps)
J_buf— Per-stage buffer jitter (ps)
N— Number of buffer stages
t_skew— PCB trace skew (deterministic) (ps)

Como Funciona

Esta calculadora estima a oscilação total do relógio de várias fontes para análise digital de temporização. Engenheiros de FPGA, designers digitais de alta velocidade e arquitetos de sistemas o usam para verificar as margens de tempo em sistemas síncronos. A instabilidade do relógio consome diretamente o orçamento de tempo de configuração e retenção: T_margin = T_period - T_setup - T_hold - T_jitter_total. Fontes de instabilidade aleatórias (ruído de fase do oscilador, piso de ruído PLL, instabilidade aditiva de buffer) se combinam como soma raiz dos quadrados: J_total = sqrt (J1^2 + J2^2 +...). A instabilidade determinística (incompatibilidade de comprimento de traço, salto de fornecimento induzido por SSO) aumenta linearmente de acordo com as diretrizes de tempo IEEE 1149.11 e Xilinx/Intel. De acordo com o JEDEC JESD65C, a variação do clock para DDR4 deve ficar abaixo de 3,5% do intervalo da unidade (35 ps a 3200 MT/s); para PCIe Gen4, o máximo é 3 ps RMS no receptor. Os FPGAs modernos especificam uma variação MMCM/PLL de 50-150 ps RMS por Xilinx UG472 e documentação de fechamento temporizado da Intel.

Exemplo Resolvido

Problema: calcule o orçamento total de instabilidade para um design FPGA de 200 MHz com TCXO externo, PLL no chip, dois buffers de clock e distorção de rastreamento de 50 ps.

Solução - Especificações do componente:

  1. TCXO (SiTime SiT8008): instabilidade de fase RMS de 50 ps (integração de 12 kHz a 20 MHz)
  2. FPGA MMCM (série Xilinx 7): instabilidade de saída RMS de 100 ps por UG472
  3. Buffers de relógio (TI CDCLVP1102): instabilidade aditiva RMS de 25 ps cada
  4. Incompatibilidade de comprimento de traço: 50 ps (determinístico, adiciona linearmente)
Combinação de instabilidade aleatória (RSS):
  • Dois buffers em série: J_buf = sqrt (25^2 + 25^2) = 35,4 ps
  • Total aleatório: J_random = sqrt (50^2 + 100^2 + 35,4^2) = sqrt (2500 + 10000 + 1253) = 117,3 ps
Tremulação total (RSS aleatório+linear determinístico):
  • J_total = 117,3 + 50 = 167,3 ps
Análise do orçamento de tempo a 200 MHz (período de 5000 ps):
  • Tempo de configuração típico (IOB da série Xilinx 7): 80 ps
  • Tempo de espera típico: 40 ps
  • Disponível para caminho de dados: 5000 - 80 - 40 - 167 = 4713 ps
  • Orçamento consumido pela instabilidade: 167/5000 = 3,3%
Avaliação da margem:
  • A 200 MHz com orçamento de caminho de dados de 4,7 ns, o design tem uma margem confortável
  • Pode aumentar para 500 MHz (período de 2000 ps) com orçamento de caminho de dados de 1593 ps
  • A 1 GHz (1000 ps), o jitter sozinho consome 17% do período - marginal

Dicas Práticas

  • ✓Instabilidade econômica do relógio de 2 a 5% do período do relógio para um fechamento de cronometragem conservador. A 1 GHz (período de 1000 ps), permita uma instabilidade total de 20-50 ps. A 200 MHz (5000 ps), 100-250 ps é aceitável. Exceder 10% do consumo de instabilidade normalmente indica problemas na arquitetura do relógio que exigem redesenho em vez de otimização, de acordo com o Xilinx UG472.
  • ✓Selecione fontes de relógio por especificação de tremulação integrada com largura de banda de 12 kHz a 20 MHz (banda de medição padrão de acordo com JEDEC). Um TCXO com instabilidade de 100 fs nessa faixa contribui insignificantemente para o orçamento total; um oscilador MEMS com 1-3 ps é adequado para a maioria das aplicações digitais; um oscilador de cristal padrão de 5-10 ps pode dominar a instabilidade do sistema.
  • ✓Para SerDes de alta velocidade (mais de 10 Gbps), especifique a variação do relógio de referência abaixo de 1 ps RMS. As especificações IEEE 802.3 (Ethernet) e PCIe alocam um orçamento total de variação de 3 a 5 ps no receptor; metade ou mais é consumida pelo CDR do canal e do receptor. Os osciladores premium (SiTime Elite Platform, Abracon ASEMB) atingem oscilações de 100-250 fs para aplicações de mais de 25 GB.
  • ✓Use os relatórios de variação do analisador de tempo Xilinx/Intel em vez de cálculos manuais para projetos de produção. A análise de temporização estática (STA) incorpora modelos de instabilidade PLL, incerteza do relógio e redução automática de temperatura. O cálculo manual é valioso para a seleção e depuração da arquitetura, mas o STA é definitivo de acordo com a metodologia do fornecedor de FPGA.

Erros Comuns

  • ✗Adicionar instabilidade linearmente em vez de RSS para fontes aleatórias - a adição linear superestima a variação total em sqrt (N) para N fontes iguais. Duas fontes de 100 ps combinam 141 ps (RSS), não 200 ps (linear). Use RSS para fontes aleatórias independentes (ruído do oscilador, piso de ruído PLL, variação térmica do buffer); adicione linearmente somente para fontes determinísticas/correlacionadas de acordo com o Xilinx XAPP225.
  • ✗Usando especificações de instabilidade de pico a pico diretamente em cálculos de RSS, as folhas de dados geralmente especificam instabilidade de pico a pico (envelope de 6 sigma para gaussiano). Converta para RMS dividindo por 6 para o jitter gaussiano ou por 3 para o jitter periódico limitado. A mistura de valores RMS e p-p sem conversão causa erros de 2 a 6 vezes nas estimativas de variação total.
  • ✗Ignorando o efeito da largura de banda PLL na transferência de instabilidade - um PLL de largura de banda estreita (10-100 kHz) filtra a variação de referência acima de sua largura de banda, mas amplifica o ruído de fase do VCO abaixo da largura de banda. O PLL de largura de banda larga (1-10 MHz) rastreia de perto a instabilidade de referência. Escolha a largura de banda com base no fato de a referência ou o VCO dominarem a variação de acordo com o TI SNAS516.
  • ✗Esquecendo o acoplamento de ruído da fonte de alimentação nos PLLs, uma ondulação de 10 mV na fonte analógica PLL (AVDD) pode adicionar instabilidade de 20-100 ps, dependendo da taxa de rejeição da fonte (PSRR). Separe as fontes PLL com 10 nF + 100 nF + 10 uF de acordo com os designs de referência da Xilinx/Intel. Meça o ruído de fornecimento com um osciloscópio (20 MHz+largura de banda) durante a depuração.

Perguntas Frequentes

O ruído de fase é a representação no domínio da frequência em dBc/Hz em frequências deslocadas da portadora; jitter é o equivalente no domínio do tempo em segundos RMS ou pico a pico. Converta usando: J_rms = (1/2*pi*f_carrier) * sqrt (2 * integral (10^ (L (f) /10) df)) onde L (f) é ruído de fase em dBc/Hz. Para uma estimativa rápida: -100 dBc/Hz a um deslocamento de 100 kHz em um relógio de 100 MHz contribui com uma variação RMS de aproximadamente 1,6 ps apenas com esse deslocamento. A largura de banda de integração é importante - especifique 12 kHz a 20 MHz por JEDEC para uma comparação justa.
De acordo com o IEEE 802.3ae, o jitter total máximo no receptor 10GBASE-R é de 0,28 UI pico a pico (28 ps a 10 Gbps). Esse orçamento normalmente se divide em: 5 a 10 ps para instabilidade do relógio de referência, 5 a 10 ps para instabilidade do transmissor, 10 a 15 ps para ISI e diafonia do canal, deixando uma margem de 5 a 10 ps para a recuperação do CDR do receptor. Os relógios de referência para 10 GbE devem especificar instabilidade abaixo de 1 ps RMS integrada entre 12 kHz e 20 MHz. Os requisitos de 25/100 GbE são proporcionalmente mais rígidos - o IEEE 802.3by especifica 0,14 UI para 25 Gbps.

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