Construtor de Camadas PCB
Construa sua placa camada por camada e calcule a impedância controlada para qualquer trilha — microstrip, stripline, pares diferenciais ou guia de onda coplanar.
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Trace Specification
Results
Configure trace parameters and run the calculation to see results.
Como Funciona a Impedância Controlada
A ferramenta PCB Stack-Up projeta configurações de camadas com cálculo de impedância para placas de impedância controlada — essenciais para projetos de RF (correspondência de 50 ohms), digitais de alta velocidade (DDR4/5, PCIe Gen4/5, USB4) e conformidade com EMC. Os engenheiros de integridade de sinal usam isso para atingir +/ -10% de tolerância de impedância (fábrica padrão) ou +/ -5% (fábrica de RF avançada), mantendo o isolamento de camada a camada.
De acordo com as equações IPC-2141A e Hammerstad-Jensen (validadas para +/ -1% pelo IEEE MTT-S), a impedância característica Z0 depende de quatro parâmetros: largura do traço W, altura dielétrica H acima do plano de referência, espessura do cobre T e constante dielétrica efetiva Er_eff. Para microfita (camada externa), Er_eff varia de 0,6xER a 0,85xER porque o campo existe parcialmente no ar; para listras (camada interna), Er_EFF = Er porque o campo está totalmente contido no dielétrico.
A constante dielétrica FR4 varia de 4,6 a 1 MHz a 4,2 a 5 GHz (variação de 9%) de acordo com o modelo de dispersão de Djordjevic-Sarkar, alterando a impedância calculada em 4-5%. O Rogers RO4350B mantém Er = 3,48 +/- 0,05 de 1-10 GHz, e é por isso que projetos de RF acima de 2 GHz especificam laminados ER controlados de acordo com IPC-4101. A tangente de perda FR4 padrão (tan_delta = 0,02) causa atenuação de 0,5-1 dB/cm a 5 GHz; materiais de baixa perda atingem 0,1-0,15 dB/cm.
O atraso de propagação t_pd = sqrt (ER_eff) /c0 difere 14% entre microfita (~ 6,1 ps/mm no FR4) e stripline (~ 7,1 ps/mm). Para DDR4 a 3200 MT/s (intervalo unitário de 312 ps), a correspondência de comprimento entre as camadas deve levar em conta essa diferença de velocidade — uma incompatibilidade de traçado de 10 mm causa inclinação de 61 ps na microfita versus 71 ps na faixa.
Exemplo Prático
Problema
Você está projetando um front-end WiFi 2,4 GHz em uma placa JLC padrão de 4 camadas (1,6 mm total, FR4, 1 oz cobre externo). A trilha RF na L1 deve ser 50 Ω. Que largura de trilha você precisa?
Solução
O JLC padrão de 4 camadas usa 0,1 mm de pré-impregnado entre L1 e L2. L2 é o plano de referência de terra. O peso do cobre é 1 oz (34,8 µm).
Para microstrip em FR4 com H = 0,100 mm, T = 0,035 mm, εᵣ = 4,5, a fórmula Hammerstad-Jensen dá Z₀ ≈ 44 Ω com W = 0,200 mm. Usando a função Resolver com Z₀ alvo = 50 Ω → largura resolvida ≈ 0,158 mm (εᵣ_eff ≈ 3,39).
Atraso de propagação: t_pd = √3,39 / 299,8 ≈ 6,13 ps/mm. Uma trilha de alimentação de antena de 25 mm adiciona ~153 ps.
Nota de fabricação: “Microstrip L1/L4: W = 0,16 mm, Z₀ = 50 Ω ±10%, conforme IPC-2141A. Rotear sobre planos de terra sólidos L2/L3.”
Para microstrip em FR4 com H = 0,100 mm, T = 0,035 mm, εᵣ = 4,5, a fórmula Hammerstad-Jensen dá Z₀ ≈ 44 Ω com W = 0,200 mm. Usando a função Resolver com Z₀ alvo = 50 Ω → largura resolvida ≈ 0,158 mm (εᵣ_eff ≈ 3,39).
Atraso de propagação: t_pd = √3,39 / 299,8 ≈ 6,13 ps/mm. Uma trilha de alimentação de antena de 25 mm adiciona ~153 ps.
Nota de fabricação: “Microstrip L1/L4: W = 0,16 mm, Z₀ = 50 Ω ±10%, conforme IPC-2141A. Rotear sobre planos de terra sólidos L2/L3.”
Dicas Práticas
- ✓Verifique o empilhamento real da fábrica antes de finalizar o projeto — JLC, PCBway e OSHpark publicam espessuras de camada e valores de Er exatos. As suposições genéricas do FR4 causam um erro de impedância de 5 a 10% que pode exceder a especificação de +/ -10%.
- ✓Use 1 onça de cobre nas camadas de sinal para um controle de impedância mais rígido — 2 onças de cobre aumentam a largura efetiva do traço, deslocando Z0 em 3-5 ohms e exigindo ajuste de largura de acordo com a Tabela 4-1 do IPC-2141A.
- ✓Roteie traços controlados por impedância somente em planos de referência contínuos — fendas, recortes ou via antípedes no plano terrestre abaixo perturbam a corrente de retorno, degradando a impedância em 10 a 30% e aumentando a EMI em 6 a 10 dB por Henry Ott.
- ✓Adicione cupons de teste de impedância ao pacote Gerber — sem cupons mensuráveis por TDR, a fábrica não pode verificar a conformidade e as falhas não podem ser rastreadas de acordo com o IPC-TM-650 2.5.5.7. A maioria das fábricas cobra mais pela impedância controlada sem cupons.
- ✓Para pares diferenciais (USB, PCIe, HDMI): mantenha o espaçamento entre traços constante em toda a rota, incluindo vias e conectores — mesmo 2 mm de espaçamento maior aumentam o Zdiff em 5-8% e diminuem a perda de retorno de acordo com o IEEE 802.3.
- ✓Em frequências de GHz (>2 GHz RF, >5 Gbps digital): especifique laminado de baixa perda (Rogers, Isola I-Speed, FR4-HF) — o FR4 tan_delta padrão = 0,020 causa atenuação de 0,5-1 dB/cm que se acumula em traços mais longos.
- ✓Verifique o efeito da máscara de solda — a máscara de solda de 25um sobre a microfita reduz o Z0 em 1-2 ohm. Use o modelo de microfita incorporado nos cálculos ou solicite áreas de impedância não mascaradas para traços de RF.
- ✓Para listras assimétricas (camadas internas típicas): use a fórmula correta. Um traço em L2 de uma placa de 4 camadas tem 0,1 mm de pré-impregnação acima e núcleo de 1,2 mm abaixo — a fórmula simétrica superestima Z0 em 10-25%.
Erros Comuns
- ✗Usando o valor Er de 1 MHz (4,6) em frequências de GHz - Er cai para 4,2 a 5 GHz por Djordjevic-Sarkar, mudando a impedância em 5%. Sempre use Er com correção de frequência ou especifique um laminado ER controlado para RF.
- ✗Colocando um traço de impedância controlado na camada interna sem verificar a assimetria — a camada JLC de 4 camadas tem pré-impregnação de 0,1 mm e núcleo de 1,2 mm, criando uma proporção de altura de 12:1. Use uma fórmula de faixa assimétrica, não simétrica.
- ✗Esquecendo que a espessura do cobre afeta a impedância — o deslocamento de cobre de 0,5 onças para 2 onças altera a largura efetiva e o Z0 em 3-8 ohm. Recalcule ao alterar o peso do cobre.
- ✗Executando traços controlados por impedância por meio de campos sem costura no solo — cada lacuna de solo não costurada cria uma descontinuidade de impedância que reflete de 3 a 5% da energia do sinal por Johnson/Graham.
- ✗Assumindo o mesmo atraso de propagação em todas as camadas — a microfita (ER_eff=3,4) se propaga a 6,1 ps/mm; a faixa (ER_eff=4,5) a 7,1 ps/mm. A correspondência de comprimento entre camadas requer 14% de ajuste de comprimento.
- ✗Especificando a impedância controlada sem o cupom de teste — o fab não pode verificar a impedância por TDR sem o cupom. Qualquer falha de impedância na produção não é diagnosticável. Sempre solicite um cupom e um relatório TDR.
- ✗Alterar o design intermediário do empilhamento sem recalcular — adicionar uma camada ou alterar a espessura do núcleo invalida todas as larguras de traço calculadas anteriormente. Execute novamente os cálculos de impedância após qualquer alteração no empilhamento.
Perguntas Frequentes
Impedância controlada significa fabricar traços de PCB até a impedância característica específica (50 ohm para RF, diferencial de 100 ohms para USB/PCIe). De acordo com a teoria da linha de transmissão, quando o comprimento do traço excede lambda/10 (aproximadamente 15 mm a 1 GHz no FR4), a incompatibilidade de impedância causa reflexões. Um traço de 50 ohms acionando uma carga de 75 ohms reflete 20% da energia do sinal (VSWR 1, 5:1), degradando os diagramas oculares em 15-40% em interfaces de alta velocidade.
As fábricas de PCB padrão (JLC, PCBway, OSHpark) alcançam +/- 10% de impedância controlada de acordo com IPC-6012D Classe 2. Os fabricantes avançados de RF oferecem +/- 5% para preços premium. Um traço de 50 ohms a +/- 10% fornece uma faixa de 45 a 55 ohms, resultando no pior caso de VSWR de 1, 22:1 (perda de retorno de 20 dB) — aceitável para a maioria dos RF abaixo de 6 GHz e digital abaixo de 10 Gbps.
Microstrip: traço da camada externa com dielétrico abaixo e máscara de ar/solda acima. O Er efetivo é menor (campo parcialmente no ar), oferecendo maior impedância para a mesma largura e propagação mais rápida (6,1 ps/mm). Stripline: traço de camada interna enterrado entre dois planos terrestres. O Full Er se aplica, fornecendo menor impedância para a mesma largura e propagação mais lenta (7,1 ps/mm). O Stripline oferece melhor isolamento de 6 a 10 dB e proteção EMC de acordo com Johnson/Graham.
O CPWG coloca cobre moído coplanar adjacente ao traço mais o plano de aterramento abaixo. Use para: (1) substratos espessos em que H > 0,3 mm torna o traço de microfita muito amplo; (2) transições de RF em conectores/chips que precisam de aterramento bem definido; (3) projetos que requerem blindagem lateral. A lacuna coplanar fornece um parâmetro adicional de ajuste de impedância. O CPWG atinge uma tolerância +/- 3% maior do que a microfita, de acordo com os guias de design da Rogers.
O FR4 Er cai de 4,5-4,7 a 1 MHz para 4,2-4,4 a 1 GHz para 4,0-4,2 a 5 GHz por modelo de dispersão de Djordjevic-Sarkar. Essa variação de 9% muda a impedância calculada em 4-5%. A ferramenta aplica a correção de frequência quando você insere a frequência operacional. Para projetos acima de 2 GHz, use valores de folha de dados medidos ou especifique materiais Rogers/Isola com Er rigidamente controlado (+/ -1,5%).
A faixa simétrica tem um traço centralizado entre dois planos de referência com altura dielétrica igual acima e abaixo. A faixa assimétrica (comum nas camadas internas) tem alturas desiguais — L2 em uma placa de 4 camadas normalmente tem 0,1 mm de pré-impregnação acima e núcleo de 1,2 mm abaixo (proporção de 12:1). A fórmula simétrica superestima Z0 em 10-25% para geometrias assimétricas. Sempre selecione o modelo correto para cálculos precisos.
t_pd = sqrt (ER_eff) /c0, onde c0 = 299,8 mm/ns. Para microfita FR4 de 50 ohms (ER_eff aproximadamente 3,4), t_pd = 6,1 ps/mm. Para listras (ER_eff = 4,5), t_pd = 7,1 ps/mm. O DDR4 a 3200 MT/s requer uma inclinação de <10 ps dentro das faixas de bytes, permitindo apenas uma incompatibilidade de comprimento de 1,6 mm na microfita. A ferramenta exibe o atraso de propagação da geometria atual para comparar com as especificações da interface.
A fórmula da microfita Hammerstad-Jensen tem precisão de +/ -1-2% para geometrias típicas (0,1 < W/H < 10, T/H < 0,2) de acordo com a validação IEEE MTT-S. As fórmulas Stripline atingem +/ -1,5%. A precisão se degrada em proporções extremas de W/H, por meio de transições e quase vazamentos de cobre. Para requisitos de tolerância de +/ -3% ou mais rigorosos, complemente os cálculos com 2,5D (Polar SI9000, HyperLynx) ou simulação EM 3D (CST, HFSS).
Sim, mas via é uma descontinuidade. O orifício passante tem um talão capacitivo (cilindro não utilizado abaixo da camada de sinal) e indutância de 1-2 nH que alteram localmente a impedância. Abaixo de 1 GHz, isso geralmente é aceitável. Acima de 1 GHz: use brocas traseiras de acordo com IPC-6012E ou microvias HDI. Garanta a continuidade do plano de referência na camada de destino e adicione por meio de costura dentro de 2 mm para um caminho de retorno de baixa indutância, de acordo com Johnson/Graham.
Perda de condutor (efeito cutâneo) mais perda dielétrica: para microfita de 50 ohms de 1 oz no FR4 — a 1 GHz: 0,10-0,15 dB/cm; a 2,4 GHz: 0,20-0,30 dB/cm; a 5 GHz: 0,40-0,60 dB/cm. Um traço WiFi de 10 cm a 5 GHz perde 4-6 dB — significativo antes do LNA. Rogers RO4350B reduz isso para 0,08-0,12 dB/cm a 5 GHz. Insira a frequência na ferramenta para calcular a atenuação para sua geometria específica.