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PCB

Constructor de Apilamiento PCB

Diseña el apilamiento de capas de PCB con impedancias controladas y cálculo de grosor de dieléctrico.

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Fórmula

A=Z060εr+12+εr−1εr+1(0.23+0.11εr),WH=8eAe2A−2A = \frac{Z_0}{60}\sqrt{\frac{\varepsilon_r+1}{2}} + \frac{\varepsilon_r-1}{\varepsilon_r+1}\left(0.23+\frac{0.11}{\varepsilon_r}\right),\quad \frac{W}{H} = \frac{8e^A}{e^{2A}-2}

Referencia: Wheeler (1977); Pozar "Microwave Engineering" 4th ed.

Z₀— Impedancia característica del objetivo (Ω)
εᵣ— Constante dieléctrica
A— Parámetro intermedio de Wheeler
W/H— Relación entre el ancho y el alto del trazo
H— Espesor de capa dieléctrica (mm)

Cómo Funciona

El PCB Stackup Builder diseña configuraciones de capas para controlar la impedancia y la integridad de la señal, algo esencial para las interfaces de RF, las interfaces digitales de alta velocidad (DDR4/5, PCIe Gen4/5) y el cumplimiento de EMC. Los ingenieros de hardware lo utilizan para lograr una impedancia de 50 ohmios (+/ -10%) y, al mismo tiempo, mantener un aislamiento de la diafonía de 6 a 10 dB entre las capas de señal.

Según el IPC-2141A y el «Diseño digital de alta velocidad» de Johnson/Graham, el apilamiento determina tres parámetros críticos: (1) la impedancia característica mediante la altura dieléctrica H y el ancho de trazo W; (2) la diafonía mediante el espaciado entre capas de señal a señal; (3) el rendimiento de EMC mediante la ubicación en tierra o en el plano de alimentación. Las ecuaciones de Hammerstad-Jensen logran una precisión de impedancia de +/ -1% para relaciones W/H de entre 0,1 y 10.

La constante dieléctrica del FR4 varía de 4,6 (1 MHz) a 4,2 (5 GHz) según el modelo de Djordjevic-Sarkar, un cambio del 9% que cambia la impedancia calculada entre un 4 y un 5%. El ROGERS RO4350B mantiene una Er = 3,48 +/ -1,5% a 10 GHz, por lo que los diseños de RF de más de 2 GHz especifican materiales de ER controlada según el IPC-4101. La tolerancia estándar del Fab es de +/ -10% de impedancia; los Fab de RF avanzados alcanzan un +/ -5%.

El retardo de propagación difiere entre la microbanda (6,1 ps/mm en el FR4) y la línea de banda (7,1 ps/mm) debido a que el Er efectivo es diferente. En el caso de las cámaras DDR4 a 3200 MT/s (interfaz de usuario de 312 ps), un desajuste de 10 mm de longitud entre los trazos de las capas exterior e interior provoca un sesgo de 10 ps, lo que representa un 3% del tiempo estimado. La coincidencia de longitudes debe tener en cuenta la velocidad de propagación específica de cada capa.

Ejemplo Resuelto

Problema: Diseñe una pila de 4 capas para USB 3.0 (diferencial de 90 ohmios) y WiFi de 2,4 GHz (50 ohmios de un solo extremo) en la misma placa mediante el proceso estándar JLC.

Solución según IPC-2141A:

  1. Estándar JLC de 4 capas: 1,6 mm en total, L1-L2 preimpregnado 0,1 mm, núcleo L2-L3 1,2 mm, preimpregnado L3-L4 0,1 mm
  2. Asignación de capas: L1 = señal (USB TX, WiFi RF), L2 = GND, L3 = VCC, L4 = señal (USB RX)
  3. Para microtiras de 50 ohmios en la L1 (H = 0,1 mm, Er = 4,3): W = 0,19 mm (7,5 milésimas de pulgada) por Hammerstad-Jensen
  4. Para un diferencial de 90 ohmios en L1 (Zdiff = 2 x Zodd): S = 0,16 mm de espaciado en W = 0,12 mm
  5. Verifique mediante una simulación TDR o una tabla de capacidades fabulosas
  6. Retraso de propagación L1:6,14 ps/mm; la longitud coincide con la del par USB con un margen de 0,82 mm para un sesgo de <5 ps
Notas fabulosas: «Microstrip L1/L4 Z0 = 50 ohmios +/ -10%, Zdiff=90 ohmios +/ -10% para IPC-2141A. Se requiere un cupón de impedancia.

Consejos Prácticos

  • ✓Solicite el apilamiento real a la fábrica antes del diseño: JLC y PCBWay publican los espesores exactos de Er y capa. Las suposiciones genéricas provocan un error de impedancia del 5 al 10% que puede no cumplir con las especificaciones de impedancia controlada.
  • ✓Utilice un apilamiento simétrico (S-G-G-S o S-G-V-G-S) para placas de 4/6 capas: la distribución equilibrada del cobre evita la deformación según la IPC-6012D y garantiza una impedancia uniforme en ambas capas exteriores.
  • ✓Coloque el plano de tierra adyacente a todas las capas de señal; según Johnson/Graham, esto minimiza la inductancia del bucle (0,4 nH/mm frente a 1,5 nH/mm) y proporciona un rendimiento EMC 20 dB mejor.

Errores Comunes

  • ✗Utilizando el FR4 Er=4.5 genérico para todas las frecuencias, el Er varía un 9% de 1 MHz a 5 GHz. Utilice valores con corrección de frecuencia: Er=4,4 a 1 GHz, 4,2 a 5 GHz por Djordjevic-Sarkar, o especifique un material de ER controlado para >2 GHz.
  • ✗Colocación de señales de alta velocidad en capas sin referencia terrestre adyacente: las señales en L2 con L1 como referencia y L3 como potencia tienen una ruta de retorno dividida, lo que aumenta la EMI entre 10 y 20 dB por Henry Ott.
  • ✗Ignorar el grosor del cobre en el cálculo de la impedancia: el cobre de 2 oz (70 um) frente a 1 oz (35 um) cambia la impedancia entre 3 y 5 ohmios debido al aumento efectivo del ancho según el IPC-2141A.

Preguntas Frecuentes

Para RF por encima de 2 GHz: Rogers RO4350B (Er=3,48, tan_delta=0,004) o Isola I-Tera (Er=3,45). Una Er más baja permite trazas más anchas con la misma impedancia, lo que mejora el rendimiento de fabricación. La tangente de baja pérdida reduce la atenuación: el FR4 pierde entre 0,4 y 0,6 dB/cm a 5 GHz; Rogers pierde entre 0,1 y 0,15 dB/cm. La prima de coste es de 3 a 5 veces el FR4.
Muy: según el IPC-2141A, la impedancia varía aproximadamente en 1/W^0,5. Una variación de 10 µm en el ancho de la traza de 0,2 mm desplaza la impedancia en 2,5 ohmios (un 5%). La tolerancia de grabado estándar es de +/- 20 um; los valores de impedancia controlada alcanzan los +/- 10 um. Especifique siempre el ancho con una tolerancia: «W = 0,19 +/- 0,01 mm».
Hasta 2 GHz con cuidado. Limitaciones del FR4: (1) una variación del Er de +/ -8% entre lotes; (2) la tangente de pérdida 0,02 provoca una pérdida de 0,5-1 dB/cm a 5 GHz; (3) la absorción de humedad desplaza el Er entre un 2 y un 3%. Para aplicaciones de >2 GHz o sensibles a pérdidas, utilice Rogers/Isola. El FR4 es compatible con redes WiFi de 2,4 GHz con trazas de 10 a 15 mm.
Tres métodos según el IPC-TM-650: (1) TDR (reflectometría en el dominio del tiempo) en cupones de impedancia (los más precisos, +/ -2%); (2) medición del parámetro S de VNA: requiere dispositivos de calibración; (3) medición de la sección transversal de fabricación de la geometría real. Solicite a Fab un informe de TDR sobre todas las placas de impedancia controlada.
Según Hammerstad-Jensen: Z0 varía aproximadamente como sqrt (H) para microstrip. La duplicación de la altura dieléctrica H aumenta la impedancia en un 40%. Para el mismo objetivo de 50 ohmios, H=0.2 mm necesita W=0.38 mm; H=0.1 mm necesita W=0.19 mm. Un dieléctrico más delgado permite trazas más estrechas (mayor densidad), pero requiere una tolerancia de fabricación más estricta.

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