Impédance du PDN : résonance de la cavité et conseils de découplage

Le problème invisible de chaque circuit imprimé à haute vitesse

Votre rail central de 1,0 V semble propre sur l'oscilloscope. La spécification de régulation LDO indique une ondulation de 50 mV, vous mesurez 30 mV. Tout semble aller pour le mieux : jusqu'à ce que le FPGA ne parvienne pas à se configurer, que le contrôleur DDR génère des erreurs ECC occasionnelles ou que les spurs frontaux RF apparaissent à des décalages inattendus.

L'impédance du réseau d'alimentation est à l'origine d'un plus grand nombre de pannes de cartes que ne le pensent la plupart des ingénieurs. Le rail de tension n'est pas simplement une ondulation à la fréquence de commutation : il s'agit d'un support de transmission dont l'impédance, les résonances et les antirésonances dépendent de la fréquence et que la demande de courant du processeur excite sur une bande passante allant du courant continu à plusieurs centaines de mégahertz. L'objectif de l'ingénierie est d'obtenir un profil d'impédance PDN plat et faible sur l'ensemble de cette bande passante. Cela nécessite de modéliser les résonances des cavités, et pas simplement de diffuser des condensateurs en vrac sur la carte en espérant le meilleur.

Cette procédure pas à pas utilise l'analyseur d'impédance PDN pour concevoir le réseau d'alimentation d'un rail central FPGA de milieu de gamme. Nous verrons exactement pourquoi un rail apparemment propre peut encore provoquer des défaillances intermittentes et comment y remédier de manière systématique.

Impédance cible : travailler à rebours à partir du budget dV

Commencez par le calcul de l'impédance cible :

§ 0§

Pour un rail central de 1,0 V avec un budget d'ondulation de ± 5 % et un transitoire de 2 A dans le pire des cas (commutation LUT), l'objectif est le suivant :

§ 1§

Cet objectif de 25 mΩ doit être atteint du courant continu à la fréquence la plus élevée à laquelle se produisent des transitoires de courant importants, soit environ 300 MHz pour ce FPGA. La plupart des ingénieurs s'arrêtent là et proposent des condensateurs pour résoudre le problème. C'est une erreur.

Entrez les paramètres VRM : inductance de 100 μH (typique pour un convertisseur de point de charge), DCR de 5 mΩ et bande passante de 10 MHz (la bande passante en boucle fermée du régulateur POL). Ces paramètres déterminent où le VRM cesse de fournir une régulation efficace et où les condensateurs doivent prendre le relais. En dessous de 10 MHz, le régulateur corrige activement la chute de tension. Au-delà de cela, vous êtes seul : les condensateurs doivent maintenir la stabilité du rail.

# Résonances de cavité à paires planes

C'est là que ça devient intéressant. Une carte à quatre couches de 100 mm × 80 mm avec 4 mil FR-4 entre les plans d'alimentation et de masse n'est pas simplement un conducteur passif, c'est une cavité résonnante. Les plans parallèles forment un guide d'ondes à charge diélectrique qui prend en charge les modes d'ondes stationnaires, et ces modes apparaissent comme des circuits LC dans le profil d'impédance PDN.

La fréquence de résonance de la cavité la plus basse est :

Pour le mode (m=1, n=0) sur une carte de 100 mm avec FR-4 (α_r = 4,3) :Entrez les dimensions de la carte et la constante diélectrique dans l'outil. Le diagramme d'impédance montre immédiatement les pics d'antirésonance : pointes aiguës à 723 MHz, 1,03 GHz et 1,26 GHz où la cavité ressemble à un résonateur LC à haute impédance. Entre ces pics, l'impédance de la cavité diminue en fait : les avions vous aident. Mais sans condensateurs de découplage, l'impédance dépasse la cible de 25 mΩ sur la majeure partie de la bande de 10 MHz à 300 MHz où votre FPGA capte des courants transitoires.

Ces modes de cavité sont la raison pour laquelle vous ne pouvez pas vous fier uniquement à « les avions sont un gros condensateur », ils le sont, mais uniquement à des fréquences spécifiques. Aux pics d'antirésonance, ils sont pire qu'inutiles.

Sélection des condensateurs : pourquoi la base de données est importante

L'outil comprend une base de données de condensateurs MLCC 0402, 0201 et 0105 courants avec des valeurs ESR, ESL et de capacité mesurées. Ce n'est pas seulement une question de commodité, c'est essentiel car la fréquence d'autorésonance (SRF) d'un condensateur détermine où il fournit son impédance minimale :

Un condensateur 100 nF 0402 avec 400 pH ESL résonne à 25 MHz. En dessous de cette fréquence, il se comporte comme un condensateur ; au-dessus, comme un inducteur. Un ESL de 1 nF 0201 à 150 pH résonne à 130 MHz. Une conception PDN efficace échelonne plusieurs valeurs de condensateur afin de maintenir une cascade de résonances en dessous de l'impédance cible, selon une technique appelée entrelacement des valeurs de condensateur.

Vous ne pouvez pas simplement choisir des valeurs arbitraires et espérer qu'elles fonctionnent. L'ESL est plus important que ne le pensent la plupart des ingénieurs. J'ai vu des cartes équipées de vingt condensateurs de 100 nF qui tombent toujours en panne parce qu'ils ont tous la même taille de boîtier, résonnent tous à la même fréquence, laissant des espaces dans le profil d'impédance où les transitoires provoquent une chute de tension.

Exécution de l'optimiseur d'algorithme génétique

Définissez l'objectif d'optimisation : atteignez Z < 25 mΩ du courant continu à 300 MHz, en utilisant la bibliothèque de condensateurs avec un maximum de 20 condensateurs au total. Activez l'algorithme génétique sur 300 générations.

Le GA minimise une fonction de fitness qui pénalise les violations d'impédance supérieures à la cible et au nombre total de condensateurs. Il essaie de trouver le nombre minimum de condensateurs qui répondent toujours aux spécifications d'impédance, car chaque condensateur coûte de l'argent, de la surface de la carte et du temps d'assemblage.

Après la convergence (généralement 200 à 250 générations pour cette taille de carte), l'optimiseur sélectionne :

• 4 × 10 μF 0402 (en vrac, couvre 100 kHz-5 MHz)
• 6 × 100 nF 0402 (fréquence moyenne, couvre 5 à 50 MHz)
• 6× 10 nF 0201 (haute fréquence, couvre 50 à 200 MHz)
• 4× 1 nF 0201 (couvre 200 à 500 MHz)

Le profil d'impédance qui en résulte est plat entre 8 et 15 mΩ entre 100 kHz et 280 MHz, soit bien en deçà de l'objectif de 25 mΩ. Au-delà de 300 MHz, les résonances de la cavité dominent et l'impédance augmente, mais aucun courant transitoire significatif n'existe à ces fréquences pour ce FPGA. Si vous conduisiez un appareil plus rapide, vous devrez étendre la zone d'impédance plate à une fréquence plus élevée.

Ce qui est remarquable, c'est que le GA découvre la même stratégie d'empilement des condensateurs que celle que les ingénieurs expérimentés en intégrité de l'alimentation utilisent intuitivement. Ce n'est pas de la magie, il s'agit simplement d'explorer systématiquement l'espace de conception plus rapidement que vous ne le pourriez à la main.

L'historique de convergence vous indique si vous avez besoin de plus de condensateurs

Regardez le graphique de l'historique de convergence au fur et à mesure de l'AG. Un plateau après la génération 100 alors que la capacité physique est toujours supérieure à la contrainte signifie que vous avez atteint un minimum local. L'algorithme ne trouve pas de solution avec les types de condensateurs disponibles. Essayez d'ajouter un autre type de condensateur haute fréquence à la bibliothèque autorisée ou augmentez le nombre maximum de condensateurs.

Une diminution régulière et monotone jusqu'à une valeur de fitness nulle signifie que l'objectif est réalisable avec moins de condensateurs que le maximum. Ces informations sont utiles pour optimiser les coûts.

Pour le budget de 20 condensateurs de cet exemple, la convergence atteint une valeur nominale nulle à la génération 180. La réduction du budget à 16 condensateurs ne permet toujours pas d'atteindre une valeur nominale nulle : les limites de 4 × 1 nF ne sont pas nécessaires en dessous de 300 MHz. Cela permet d'économiser de la surface de la carte et des coûts de nomenclature sans compromettre les performances. La plupart des ingénieurs auraient placé les 20 condensateurs pour des raisons de sécurité, ce qui est exactement le type de conception excessive qui fait grimper les coûts.

Le problème de l'antirésonance

L'outil met immédiatement en évidence un résultat : l'antirésonance entre les condensateurs 10 μF et 100 nF à environ 8 MHz. Il s'agit d'un piège classique. Lorsque le plafond de 10 μF passe d'un comportement capacitif à un comportement inductif et que le plafond de 100 nF est toujours capacitif, les deux condensateurs forment un circuit LC parallèle avec un pic d'impédance élevé. L'outil indique cela sous la forme d'un pic à 8 MHz, et si votre processeur produit un courant transitoire avec une énergie significative à cette fréquence, vous verrez une chute de tension même si la capacité de la carte est suffisante.

La solution consiste à ajouter une résistance d'amortissement en série avec l'une des valeurs du condensateur (généralement de 0,1 à 1 Ω, ce qui tue le Q de la résonance sans augmenter significativement l'impédance ailleurs), ou à ajouter une valeur intermédiaire de 1 μF pour combler l'écart. C'est ce que découvre le GA lorsqu'il fonctionne sans contrainte budgétaire : il place indépendamment des condensateurs de 1 μF exactement là où l'antirésonance apparaîtrait.

C'est l'idée centrale de la conception des PDN : vous ne vous contentez pas de contourner le bruit, vous concevez un spectre d'impédance. Les condensateurs, l'impédance de sortie du VRM, les modes de cavité plane et les inductances de liaison interagissent tous pour créer un profil d'impédance complexe dépendant de la fréquence. Le GA découvre ce que des décennies d'heuristique basées sur l'expérience ont codifié, et il le fait en moins de 30 secondes, sans que vous ayez à calculer manuellement chaque résonance et chaque antirésonance.

Vous pouvez modifier la conception, ajuster l'impédance cible, modifier les dimensions de la carte ou échanger les topologies VRM et constater immédiatement l'impact sur le profil d'impédance. C'est grâce à cette boucle de rétroaction que la conception des PDN est passée de l'art noir à l'ingénierie.

Analyseur d'impédance PDN