Impédance du PDN : résonance de la cavité et conseils de découplage

Le problème invisible de chaque circuit imprimé à haute vitesse

Votre rail central de 1,0 V semble propre sur l'oscilloscope. La spécification de régulation LDO indique une ondulation de 50 mV, vous mesurez 30 mV. Tout semble aller pour le mieux : jusqu'à ce que le FPGA ne parvienne pas à se configurer, que le contrôleur DDR génère des erreurs ECC occasionnelles ou que les spurs frontaux RF apparaissent à des décalages inattendus.

L'impédance du réseau d'alimentation est à l'origine d'un plus grand nombre de pannes de cartes que ne le pensent la plupart des ingénieurs. Le rail de tension n'est pas simplement une ondulation à la fréquence de commutation : il s'agit d'un support de transmission dont l'impédance, les résonances et les antirésonances dépendent de la fréquence et que la demande de courant du processeur excite sur une bande passante allant du courant continu à plusieurs centaines de mégahertz. L'objectif de l'ingénierie est d'obtenir un profil d'impédance PDN plat et faible sur l'ensemble de cette bande passante. Cela nécessite de modéliser les résonances des cavités, et pas simplement de diffuser des condensateurs en vrac sur la carte en espérant le meilleur.

Cette procédure pas à pas utilise l'analyseur d'impédance PDN pour concevoir le réseau d'alimentation d'un rail central FPGA de milieu de gamme. Nous verrons exactement pourquoi un rail apparemment propre peut encore provoquer des défaillances intermittentes et comment y remédier de manière systématique.

Impédance cible : travailler à rebours à partir du budget dV

Commencez par le calcul de l'impédance cible :

Pour un rail central de 1,0 V avec un budget d'ondulation de ± 5 % et un transitoire de 2 A dans le pire des cas (commutation LUT), l'objectif est le suivant :

Cet objectif 25 mΩ doit être atteint du courant continu à la fréquence la plus élevée à laquelle se produisent des transitoires de courant importants, soit environ 300 MHz pour ce FPGA. La plupart des ingénieurs s'arrêtent là et proposent des condensateurs pour résoudre le problème. C'est une erreur.

Entrez les paramètres du VRM : DCR de 5 mΩ et bande passante de 10 MHz (la bande passante en boucle fermée du régulateur POL, et la valeur maximale acceptée par l'outil). Il n'y a pas de champ d'inductance du VRM : l'outil déduit l'inductance de sortie du VRM de ces deux valeurs, $L_{VRM} = R_{DC} / (2\pi f_{BW})$, soit 80 pH ici. En série avec elle se trouve l'inductance de la carte, le chemin du régulateur aux plans par les vias, les pistes et le connecteur : c'est une entrée à part entière, de 1 nH par défaut, valeur que ce guide conserve. Ces paramètres déterminent où le VRM cesse de fournir une régulation efficace et où les condensateurs doivent prendre le relais. Le régulateur corrige les chutes de tension jusqu'à sa bande passante de 10 MHz, mais le chemin d'alimentation atteint déjà 25 mΩ vers 3,6 MHz ; au-delà de quelques mégahertz, vous êtes donc seul : les condensateurs doivent maintenir la stabilité du rail.

# Résonances de cavité à paires planes

C'est là que ça devient intéressant. Une carte à quatre couches de 100 mm × 80 mm avec 4 mil FR-4 entre les plans d'alimentation et de masse n'est pas simplement un conducteur passif, c'est une cavité résonnante. Les plans parallèles forment un guide d'ondes à charge diélectrique qui prend en charge les modes d'ondes stationnaires, et ces modes apparaissent comme des circuits LC dans le profil d'impédance PDN.

La fréquence de résonance de la cavité la plus basse est :

Pour le mode (m=1, n=0) sur une carte de 100 mm (avec FR-4 (ε_r = 4.3) :

Entrez la carte dans l'outil : largeur 100 mm, longueur 80 mm, constante diélectrique 4,3, espacement entre plans 0,1016 mm (4 mil) et tangente de pertes par défaut de 0,02. Placez le port à l'emplacement des broches d'alimentation du FPGA, en x = 25 mm, y = 20 mm, laissez la taille du port à sa valeur par défaut, un carré de 1 mm, et balayez de 1 kHz à 2 GHz. Le port a besoin d'une taille, car la somme modale de la cavité ne converge jamais en un point unique. La courbe de la cavité seule sur le diagramme d'impédance montre immédiatement les pics d'antirésonance : des pointes aiguës à 723 MHz (TM10), 904 MHz (TM01) et 1,16 GHz (TM11), où la cavité se comporte comme un résonateur LC à haute impédance. Le tableau des résonances indique quatre autres modes en dessous de 2 GHz, mais ce port se trouve sur un nœud de chacun d'eux, si bien qu'ils n'apparaissent pas comme des pointes, et le tableau les marque comme non visibles sur ce port. Laissez le port vide et l'outil le place au point au tiers de la carte, ici (33,3 mm, 26,7 mm), où les sept apparaissent : $\cos(m\pi/3)$ n'est jamais nul, donc aucun mode n'y a de nœud. Au centre de la carte, les trois premiers disparaîtraient aussi, car le centre est un nœud de tout mode d'indice impair. Entre ces pics, l'impédance de la cavité diminue en fait : les plans vous aident. Mais sans condensateurs de découplage, l'impédance dépasse la cible de 25 mΩ de 3,6 MHz à 266 MHz, soit l'essentiel de la bande où votre FPGA appelle des courants transitoires, et atteint plusieurs dizaines d'ohms vers 84 MHz, là où l'inductance d'alimentation résonne avec les 3,0 nF des plans. Son seul passage sous la cible dans cette plage, de 266 à 299 MHz, est la résonance série des plans eux-mêmes : leurs 3,0 nF face à l'inductance d'étalement entre le port et le reste du plan.

Ces modes de cavité sont la raison pour laquelle vous ne pouvez pas vous fier uniquement à « les plans sont un gros condensateur », ils le sont, mais uniquement à des fréquences spécifiques. Aux pics d'antirésonance, ils sont pire qu'inutiles.

Sélection des condensateurs : pourquoi la base de données est importante

L'optimiseur de l'outil s'appuie sur une base de données intégrée de sept MLCC : 1 nF, 10 nF, 100 nF et 1 μF en 0402, 10 μF en 0603, 47 μF en 0805 et 100 μF en 1206, chacun avec une ESR et une ESL typiques. Ce n'est pas seulement une question de commodité, c'est essentiel car la fréquence d'autorésonance (SRF) d'un condensateur détermine où il fournit son impédance minimale :

Un condensateur 100 nF 0402 avec 400 pH ESL résonne à 25 MHz. En dessous de cette fréquence, il se comporte comme un condensateur ; au-dessus, comme un inducteur. Un 1 nF 0402 avec 300 pH d'ESL résonne à 291 MHz. Une conception PDN efficace échelonne plusieurs valeurs de condensateur afin de maintenir une cascade de résonances en dessous de l'impédance cible, selon une technique appelée entrelacement des valeurs de condensateur.

Vous ne pouvez pas simplement choisir des valeurs arbitraires et espérer qu'elles fonctionnent. L'ESL est plus important que ne le pensent la plupart des ingénieurs. J'ai vu des cartes équipées de vingt condensateurs de 100 nF qui tombent toujours en panne parce qu'ils ont tous la même taille de boîtier, résonnent tous à la même fréquence, laissant des espaces dans le profil d'impédance où les transitoires provoquent une chute de tension.

Exécution de l'optimiseur d'algorithme génétique

Définissez l'objectif d'optimisation : une impédance cible de 25 mΩ, avec un maximum de 20 condensateurs au total. L'outil fixe lui-même la bande pour laquelle il conçoit et qu'il juge : du bas du balayage jusqu'à 80 % du premier mode de cavité de la carte (ou jusqu'au haut du balayage, s'il vient avant), ici de 1 kHz à 578 MHz, sous le TM10 à 723 MHz, ce qui couvre les 300 MHz dont ce FPGA a besoin. Au-dessus de cette limite, c'est la cavité de la paire de plans, et non les condensateurs, qui fixe l'impédance. La taille de l'algorithme génétique dépend de la voie : 150 générations de 200 conceptions candidates sur la voie gratuite, 400 de 400 sur la voie payante.

Le GA classe les conceptions en deux étapes. La première est un seul nombre : le pire rapport entre l'impédance et la cible en tout point de cette bande, car avec une cible plate, c'est le pire point qui fixe la chute de tension. En dessous de 1, la cible est atteinte. Les conceptions situées à 0,1 dB ou moins du pire cas le plus bas sont considérées à égalité, et parmi elles l'outil retient celle qui maintient le reste de la bande au plus bas, en jugeant par rapport à la cible là où le budget peut l'atteindre et par rapport au plancher, l'impédance la plus basse qu'atteint une conception dans le budget, là où il ne le peut pas. Le résultat liste ces fréquences comme inatteignables, chaque plage avec son plancher, et le verdict les compte. Après la dernière génération, les meilleures conceptions trouvées sont affinées un mouvement à la fois (ajouter, retirer ou échanger un condensateur), jugées selon les mêmes deux étapes sur le vrai pire cas entre les points de grille, jusqu'à ce qu'aucun mouvement isolé n'améliore le classement ; une nouvelle exécution avec une autre graine aléatoire renvoie la même conception. Il ne pénalise pas le nombre de condensateurs, et utilise donc généralement tout le budget. Trouver le plus petit nombre qui respecte encore la spécification d'impédance vous revient, et c'est important, car chaque condensateur coûte de l'argent, de la surface de carte et du temps d'assemblage.

Sur la voie gratuite, la meilleure conception cesse de s'améliorer dès la troisième génération, et l'optimiseur sélectionne :

• 1× 1 μF 0402 (SRF 7 MHz)
• 1× 100 nF 0402 (SRF 25 MHz)
• 14× 10 nF 0402 (SRF 85 MHz)
• 4× 1 nF 0402 (SRF 291 MHz)

Cette conception échoue. Le profil part des 5 mΩ du régulateur et dépasse la cible vers 2,7 MHz ; il reste au-dessus jusqu'à 45 MHz, avec un pic de 46 mΩ vers 16 MHz, puis la dépasse de nouveau de 175 à 262 MHz, où il culmine à 78 mΩ à 238 MHz. C'est le pire cas que l'outil indique, +9,9 dB au-dessus de la cible. À partir de 381 MHz, le profil monte vers le premier mode de cavité, et l'outil marque 473–578 MHz comme inatteignable : aucune combinaison de 20 pièces de sa bibliothèque ne descend sous 25,11 mΩ à cet endroit. Le verdict couvre toute la bande, mais ce FPGA n'appelle aucun courant transitoire significatif au-delà de 300 MHz ; les dépassements qui comptent ici sont donc ceux d'en dessous. Si vous alimentiez un composant plus rapide, vous devriez étendre la zone de faible impédance vers des fréquences plus élevées.

Ce qui est remarquable, c'est que le GA découvre la même stratégie d'empilement des condensateurs que celle que les ingénieurs expérimentés en intégrité de l'alimentation utilisent intuitivement. Ce n'est pas de la magie, il s'agit simplement d'explorer systématiquement l'espace de conception plus rapidement que vous ne le pourriez à la main.

L'historique de convergence vous indique si vous avez besoin de plus de condensateurs

Consultez le graphique de l'historique de convergence dans les résultats. Un plateau alors que la fitness reste supérieure à 1 signifie que l'algorithme ne trouve pas de solution avec les condensateurs autorisés. La bibliothèque est fixe, le levier est donc le budget : augmentez le nombre maximal de condensateurs.

Une courbe qui passe sous 1 signifie que la cible est atteinte, et l'écart sous 1 indique la marge que le budget procure. Ces informations sont utiles pour optimiser les coûts. La courbe est toutefois le pire rapport sur la grille de fréquences, tandis que le verdict juge le pire cas affiné, que l'outil cherche entre les points de grille : le verdict peut donc être un peu plus élevé que la dernière valeur de la courbe.

Pour le budget de 20 condensateurs de cet exemple, la courbe se stabilise à 3,12 dès la troisième génération et ne bouge plus : le GA ne trouve aucune combinaison de 20 pièces de la bibliothèque qui maintienne cette carte à 25 mΩ. Augmentez le budget et relancez. Avec 40 condensateurs, la meilleure conception échoue encore, de 1,9 dB ; avec 50, elle passe, à 23,6 mΩ ; avec 80, le pire cas descend à 14,0 mΩ, 5,0 dB sous la cible, 72 des 80 pièces étant des 1 nF et des 10 nF. Réduire le budget jusqu'à ce qu'une exécution échoue permet de trouver la plus petite nomenclature qui fonctionne.

Le problème de l'antirésonance

L'outil met immédiatement en évidence un résultat : l'antirésonance entre les condensateurs de 10 nF et de 1 nF vers 238 MHz. Il s'agit d'un piège classique. Au-dessus de leur SRF de 85 MHz, les condensateurs de 10 nF sont inductifs, tandis que ceux de 1 nF restent capacitifs jusqu'à 291 MHz, comme les plans jusqu'à leur résonance série vers 280 MHz ; entre les deux, le groupe inductif de 10 nF et le groupe capacitif de 1 nF avec les plans forment un circuit LC parallèle avec un pic d'impédance élevé. L'outil l'affiche sous la forme de la pointe de 78 mΩ à 238 MHz, et si votre processeur appelle un courant transitoire avec une énergie significative à cette fréquence, vous verrez une chute de tension même si la capacité de la carte est largement suffisante.

La solution consiste à ajouter une résistance d'amortissement en série avec l'une des valeurs de condensateur (généralement de 0,1 à 1 Ω, ce qui supprime le Q de la résonance sans augmenter significativement l'impédance ailleurs), ou à ajouter une valeur intermédiaire pour combler l'écart. La bibliothèque de l'outil n'a aucune valeur entre 1 nF et 10 nF ; lorsque vous augmentez le budget, le GA choisit donc la force brute : davantage des deux. Avec 80 condensateurs, l'antirésonance est toujours là, vers 250 MHz, mais ramenée à 14,0 mΩ.

C'est l'idée centrale de la conception des PDN : vous ne vous contentez pas de contourner le bruit, vous concevez un spectre d'impédance. Les condensateurs, l'impédance de sortie du VRM, les modes de cavité plane et les inductances de liaison interagissent tous pour créer un profil d'impédance complexe dépendant de la fréquence. Le GA découvre ce que des décennies d'heuristique basées sur l'expérience ont codifié, et il le fait en moins de 30 secondes, sans que vous ayez à calculer manuellement chaque résonance et chaque antirésonance.

Vous pouvez modifier la conception, ajuster l'impédance cible, modifier les dimensions de la carte ou échanger les topologies VRM et constater immédiatement l'impact sur le profil d'impédance. C'est grâce à cette boucle de rétroaction que la conception des PDN est passée de l'art noir à l'ingénierie.