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Calculateur d'impédance du plan d'alimentation PCB

Calculez l'impédance, la capacité, l'inductance et la fréquence de résonance du plan d'alimentation des circuits imprimés pour la conception des PDN. Optimisez votre réseau de distribution d'électricité. Résultats instantanés et gratuits.

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Formule

C=εrε0Ad,fres=12πLCC = \frac{\varepsilon_r \varepsilon_0 A}{d},\quad f_{res} = \frac{1}{2\pi\sqrt{LC}}

Référence: IPC-2141A / Larry Smith PDN analysis techniques

εr— Constante diélectrique
A— Zone plane (m²)
d— Epaisseur diélectrique (m)
f_res— Fréquence d'autorésonance (Hz)

Comment ça marche

Le calculateur d'impédance du plan d'alimentation calcule l'impédance caractéristique et la fréquence d'auto-résonance pour les réseaux de distribution d'énergie à circuits imprimés, ce qui est essentiel pour atteindre une impédance cible inférieure à 100 mohm entre le courant continu et 500 MHz dans les conceptions numériques à haut débit. Les ingénieurs du PDN l'utilisent pour s'assurer que le bruit d'alimentation reste inférieur aux spécifications du circuit intégré (généralement 5 % de Vdd) pendant les demandes de courant transitoire à haute fréquence.

Selon la « conception du système numérique à haute vitesse » de Larry Smith et la « Power Integrity » de Steve Sandler, la capacité du plan d'alimentation C = epsilon_0 x epsilon_r x A/d, où A est la surface plane et d est l'épaisseur diélectrique. Un plan de 100 cm2 avec FR4 (Er=4,3) et un diélectrique de 0,1 mm a C = 3,8 nF, fournissant une faible impédance aux hautes fréquences lorsque les condensateurs discrets deviennent inductifs.

Inductance plane L = mu_0 x d/A x spreading_factor, créant une fréquence d'auto-résonance F_srf = 1/(2 x pi x sqrt (L x C)). Les cartes à 4 couches typiques résonnent entre 100 et 500 MHz. En dessous de la SRF, l'impédance est capacitive (elle diminue avec la fréquence) ; au-dessus de la SRF, l'impédance est inductive (elle augmente avec la fréquence). Selon Smith, l'impédance cible du PDN nécessite de contrôler cette résonance.

Conformément aux directives IPC-2152 PDN, impédance cible Z_target = DeltaV/DeltaI. Pour un FPGA 1V permettant un bruit de 50 mV avec un transitoire de 2 A : Z_target = 0,05/2 = 25 mohm du courant continu à 500 MHz. Pour y parvenir, il faut une capacité plane distribuée et un placement stratégique des condensateurs de découplage pour combler les écarts d'impédance sur différentes bandes de fréquences.

Exemple Résolu

Problème : calculez la capacité, l'inductance et le SRF du plan d'alimentation pour une carte à 4 couches avec une paire de plans d'alimentation et de masse de 80 x 60 mm (4800 mm2) et un diélectrique FR4 de 0,1 mm (Er=4,3).

Solution proposée par Smith :

  1. Capacité plane : C = 8,854e-12 x 4,3 x 4800e-6/0,1e-3 = 1,83 nF
  2. Inductance plane : L = 4 x pi x 1e-7 x 0,1e-3/(4800e-6) = 26,2 pH
  3. SRF : F_SRF = 1/(2 x pi x carré (26,2e-12 x 1,83e-9)) = 726 MHz
  4. Impédance caractéristique : Z0 = sqrt (L/C) = sqrt (26,2e-12/1,83e-9) = 3,8 mohm
  5. Vérifiez l'impédance cible à 500 MHz : X_C = 1/ (2 x pi x 500e6 x 1,83e-9) = 174 mohm

Analyse : Le plan fournit à lui seul 174 mohms à 500 MHz, soit plus que la cible habituelle de 25 mohm. Nécessite des condensateurs de découplage (100 nF, 10 nF) pour atteindre la cible. En dessous de la SRF (726 MHz), la capacité plane aide ; au-dessus de la SRF, l'inductance plane domine.

Conseils Pratiques

  • ✓Utilisez un diélectrique fin (<0,1 mm) entre les plans d'alimentation et de masse. Selon Smith, la réduction de moitié du diélectrique double la capacité et divise par deux l'inductance, réduisant l'impédance de 4 fois. Les cartes HDI avec des cœurs de 50 µm atteignent une impédance plane inférieure à 10 mohm.
  • ✓Minimisez les divisions planes : selon Sandler, les divisions augmentent l'inductance et perturbent les courants de retour, créant ainsi des pics d'impédance aux limites des divisions. Utilisez des plans continus dans la mesure du possible ; si des divisions sont nécessaires, ajoutez-les en les cousant.
  • ✓Placez les condensateurs de découplage à des fréquences antirésonance planes. Selon Smith, identifiez les pics d'impédance à partir d'une simulation ou d'une mesure, puis ajoutez des condensateurs avec SRF à ces fréquences pour aplatir la réponse.

Erreurs Fréquentes

  • ✗Ignorer l'inductance plane dans la conception du PDN : selon Smith, l'inductance plane crée des antirésonances avec des condensateurs de découplage à des fréquences spécifiques, augmentant potentiellement l'impédance de 10 à 100 fois à ces fréquences. Utilisez la simulation PDN pour identifier et atténuer les résonances.
  • ✗En utilisant l'hypothèse d'une impédance plane uniforme : selon Sandler, l'impédance varie selon la surface du plan ; les bords ont une impédance 2 à 3 fois plus élevée que le centre en raison de la résistance d'étalement. Placez les circuits intégrés à haute transitoires près du centre du plan, et non sur les bords.
  • ✗S'appuyant uniquement sur la capacité plane : la capacité plane de 1,8 nF ne fournit que 170 mohm à 500 MHz. Selon la norme IPC-2152, les conceptions classiques nécessitent une impédance 10 fois inférieure, ce qui nécessite des condensateurs de découplage parallèles.

Foire Aux Questions

Quatre paramètres par Smith : (1) Surface plane — une surface plus grande augmente la capacité, diminue l'inductance ; (2) Épaisseur diélectrique : plus mince, c'est mieux pour C et L ; (3) Constante diélectrique Er — un Er plus élevé augmente la capacité ; (4) Les pertes de cuivre deviennent significatives au-delà de 1 GHz. Un plan de 100 cm2 avec 0,1 mm de FR4 a une capacité d'environ 2 nF ; avec un diélectrique de 0,05 mm, 4 nF.
Pour Sandler : Z_target = allowable_noise/max_transient_current. Pour les processeurs modernes (cœur 1 V, budget de bruit de 3 % = 30 mV, transitoires de 5 A) : Z_target = 30 mV/5 A = 6 mohm du courant continu à 500 MHz. Les FPGA nécessitent généralement 10 à 25 mohm. Les microcontrôleurs simples avec des bords plus lents (> 5 ns) peuvent tolérer 50 à 100 mohms conformément aux directives JEDEC.
La résonance plane se produit à F_srf où les réactances capacitives et inductives sont égales. À la résonance, l'impédance est égale à l'ESR du plan (généralement <10 mohm). Cependant, les anti-résonances entre les condensateurs plans et de découplage peuvent créer des pics d'impédance 10 à 100 fois supérieurs à la cible. Selon Smith, ces pics provoquent un bruit d'alimentation à des fréquences spécifiques qui peuvent ne pas correspondre aux spécifications du circuit intégré.
Selon IPC-2152 : (1) Ajoutez des condensateurs de découplage avec une SRF proche de 100 MHz (10-100 nF MLCC) ; (2) Utilisez plusieurs condensateurs parallèles pour réduire l'ESL effectif ; (3) Placez les condensateurs à proximité des circuits intégrés (<3 mm) pour minimiser l'inductance de trace ; (4) Utilisez des paires de plans de masse avec un diélectrique fin. Un seul condensateur de 100 nF fournit 16 mohm à 100 MHz ; quatre en parallèle fournissent 4 mohm.
Oui, selon Sandler, les plans rectangulaires ont une inductance plus élevée sur les bords que les plans carrés de surface égale. Les plans en L ou irréguliers créent des discontinuités d'impédance au niveau des courbures. La résistance d'étalement augmente l'impédance des charges décentrées de 2 à 3 fois. Utilisez des plans rectangulaires ou carrés ; placez les circuits intégrés à courant élevé près du centre géométrique pour une impédance minimale.

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