Skip to content
RFrftools.io
Comms

Calculateur de budget Clock Tree Jitter

Calculez le budget chronologique pour les conceptions de FPGA et de SoC. Entrez la gigue de l'oscillateur de référence, le plancher de bruit de la PLL, les niveaux de mémoire tampon et la fréquence d'horloge cible pour calculer la marge de configuration.

Loading calculator...

Formule

Jtotal=Jref2+Jpll2+N⋅Jbuf2+tskewJ_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}
J_ref— Reference oscillator jitter (RMS) (ps)
J_pll— PLL additive jitter (RMS) (ps)
J_buf— Per-stage buffer jitter (ps)
N— Number of buffer stages
t_skew— PCB trace skew (deterministic) (ps)

Comment ça marche

Ce calculateur estime la gigue totale de l'horloge à partir de plusieurs sources pour une analyse numérique de la synchronisation. Les ingénieurs FPGA, les concepteurs numériques à haut débit et les architectes de systèmes l'utilisent pour vérifier les marges de synchronisation dans les systèmes synchrones. Le gigue de l'horloge consomme directement le budget de synchronisation de configuration et de maintien : T_margin = T_period - T_setup - T_hold - T_jitter_total. Les sources de gigue aléatoires (bruit de phase de l'oscillateur, plancher de bruit PLL, gigue additive de la mémoire tampon) se combinent pour former la somme des carrés : J_total = sqrt (J1^2 + J2^2 +...). La gigue déterministe (décalage de longueur de trace, rebond de l'offre induit par le SSO) s'ajoute de manière linéaire conformément aux directives de synchronisation IEEE 1149.11 et Xilinx/Intel. Selon le JEDEC JESD65C, la gigue d'horloge de la DDR4 doit rester inférieure à 3,5 % de l'intervalle unitaire (35 ps à 3 200 MT/s) ; pour le PCIe Gen4, le maximum est de 3 ps RMS au niveau du récepteur. Les FPGA modernes spécifient une gigue MMCM/PLL de 50 à 150 ps RMS conformément à la documentation Xilinx UG472 et à la documentation Intel sur la fermeture temporelle.

Exemple Résolu

Problème : calculez le budget de gigue total pour une conception FPGA à 200 MHz avec TCXO externe, PLL sur puce, deux buffers d'horloge et une distorsion de trace de 50 ps.

Solution - Spécifications des composants :

  1. TCXO (SiTime SiT8008) : gigue de phase RMS de 50 ps (intégration 12 kHz - 20 MHz)
  2. FPGA MMCM (série Xilinx 7) : gigue de sortie 100 ps RMS par UG472
  3. Tampons d'horloge (TI CDCLVP1102) : gigue additive de 25 ps RMS chacun
  4. Incompatibilité de longueur de trace : 50 ps (déterministe, addition linéaire)
Combinaison aléatoire de gigue (RSS) :
  • Deux buffers en série : J_buf = sqrt (25^2 + 25^2) = 35,4 ps
  • Aléatoire total : J_random = sqrt (50^2 + 100^2 + 35,4^2) = sqrt (2500 + 10000 + 1253) = 117,3 ps
Jitter total (RSS aléatoire + linéaire déterministe) :
  • J_total = 117,3 + 50 = 167,3 ch
Analyse du budget temporel à 200 MHz (période de 5000 ps) :
  • Temps de configuration typique (Xilinx série 7 IOB) : 80 ps
  • Temps de maintien typique : 40 ps
  • Disponible pour le chemin de données : 5000 - 80 - 40 - 167 = 4713 ps
  • Budget consommé par le jitter : 167/5 000 = 3,3 %
Évaluation de la marge :
  • À 200 MHz avec un budget de trajet de données de 4,7 ns, la conception offre une marge confortable
  • Pourrait passer à 500 MHz (période de 2000 ps) avec un budget de chemin de données de 1593 ps
  • À 1 GHz (1 000 ps), la gigue à elle seule consomme 17 % de la période, ce qui est marginal

Conseils Pratiques

  • ✓L'horloge budgétaire oscille entre 2 et 5 % de la période d'horloge pour une fermeture prudente. À 1 GHz (période de 1000 ps), prévoyez une gigue totale de 20 à 50 ps. À 200 MHz (5 000 ps), 100 à 250 ps sont acceptables. Une consommation de gigue supérieure à 10 % indique généralement des problèmes d'architecture d'horloge nécessitant une refonte plutôt qu'une optimisation selon le Xilinx UG472.
  • ✓Sélectionnez les sources d'horloge par spécification de gigue intégrée sur une bande passante de 12 kHz à 20 MHz (bande de mesure standard selon JEDEC). Un TCXO avec une gigue de 100 fs dans cette bande contribue de manière négligeable au budget total ; un oscillateur MEMS de 1 à 3 ps est suffisant pour la plupart des applications numériques ; un oscillateur à quartz standard de 5 à 10 ps peut dominer la gigue du système.
  • ✓Pour les SerDes à haut débit (10 Gbit/s et plus), spécifiez une gigue d'horloge de référence inférieure à 1 ps RMS. Les spécifications IEEE 802.3 (Ethernet) et PCIe allouent un budget de gigue total de 3 à 5 ps au récepteur ; la moitié ou plus est consommée par le canal et le récepteur CDR. Les oscillateurs haut de gamme (SiTime Elite Platform, Abracon ASEMB) atteignent une gigue de 100 à 250 fs pour les applications de plus de 25 Go.
  • ✓Utilisez les rapports de gigue de l'analyseur de synchronisation Xilinx/Intel plutôt que des calculs manuels pour les conceptions de production. L'analyse de synchronisation statique (STA) intègre des modèles de gigue PLL, une incertitude d'horloge et un déclassement automatique de la température. Le calcul manuel est utile pour la sélection de l'architecture et le débogage, mais la méthode STA est définitive pour chaque fournisseur de FPGA.

Erreurs Fréquentes

  • ✗Ajout de gigue de manière linéaire au lieu de RSS pour les sources aléatoires : l'addition linéaire surestime la gigue totale de sqrt (N) pour N sources égales. Deux sources de 100 ps se combinent pour obtenir 141 ps (RSS), et non 200 ps (linéaire). Utilisez le RSS pour les sources aléatoires indépendantes (bruit d'oscillateur, plancher de bruit PLL, gigue thermique de la mémoire tampon) ; ajoutez de manière linéaire uniquement pour les sources déterministes/corrélées selon Xilinx XAPP225.
  • ✗Utilisation des spécifications de gigue crête à crête directement dans les calculs RSS : les fiches techniques spécifient souvent une gigue crête à crête (enveloppe 6 sigma pour Gaussian). Convertissez en RMS en divisant par 6 pour la gigue gaussienne, ou par 3 pour la gigue périodique bornée. Le mélange des valeurs RMS et p-p sans conversion entraîne des erreurs de 2 à 6 fois dans les estimations de gigue totale.
  • ✗Ignorer l'effet de bande passante de la PLL sur le transfert de gigue : une PLL à bande passante étroite (10 à 100 kHz) filtre la gigue de référence au-dessus de sa bande passante mais amplifie le bruit de phase du VCO en dessous de la bande passante. La PLL à large bande passante (1 à 10 MHz) suit de près la gigue de référence. Choisissez la bande passante selon que la référence ou le VCO domine la gigue selon le TI SNAS516.
  • ✗Oubliez le couplage du bruit entre l'alimentation et les PLL : une ondulation de 10 mV sur l'alimentation analogique PLL (AVDD) peut ajouter une gigue de 20 à 100 ps en fonction du taux de rejet de l'alimentation (PSRR). Alimentations PLL découplées avec 10 nF + 100 nF + 10 uF selon les modèles de référence Xilinx/Intel. Mesurez le bruit d'alimentation à l'aide d'un oscilloscope (bande passante de 20 MHz et plus) pendant le débogage.

Foire Aux Questions

Le bruit de phase est une représentation du domaine fréquentiel en dBc/Hz à des fréquences décalées par rapport à la porteuse ; la gigue est l'équivalent dans le domaine temporel en secondes RMS ou crête à crête. Convertissez en utilisant : J_RMS = (1/2*pi*f_carrier) * sqrt (2 * integral (10^ (L (f) /10) df)) où L (f) est le bruit de phase en dBc/Hz. Pour une estimation rapide : -100 dBc/Hz à un décalage de 100 kHz sur une horloge de 100 MHz contribue à une gigue d'environ 1,6 ps RMS à partir de ce seul décalage. La bande passante d'intégration est importante : spécifiez 12 kHz à 20 MHz par JEDEC pour une comparaison équitable.
Conformément à la norme IEEE 802.3ae, la gigue totale maximale au niveau du récepteur 10GBASE-R est de 0,28 UI crête à crête (28 ps à 10 Gbit/s). Ce budget se divise généralement : 5 à 10 ps pour la gigue de l'horloge de référence, 5 à 10 ps pour la gigue de l'émetteur, 10 à 15 ps pour le canal ISI et la diaphonie, laissant une marge de 5 à 10 ps pour la restauration du CDR du récepteur. Les horloges de référence pour 10 GbE doivent spécifier une gigue inférieure à 1 ps RMS intégrée sur 12 kHz à 20 MHz. Les exigences 25/100 GbE sont proportionnellement plus strictes - La norme IEEE 802.3by spécifie 0,14 UI pour 25 Gbit/s.

Shop Components

As an Amazon Associate we earn from qualifying purchases.

USB-UART Adapter

USB to serial adapter for protocol debugging and flashing

Amazon →

USB Logic Analyzer

8-channel USB logic analyzer for capturing digital bus traffic

Amazon →

Calculateurs associés

RF

Du bruit de phase à la gigue

Convertissez le bruit de phase de l'oscillateur (dBC/Hz) en gigue RMS en ps et en limite SNR ADC. Intégrez une plage de fréquences décalée pour la conception des horloges. Résultats instantanés et gratuits.

Comms

Débit en bauds UART

Calculez la synchronisation des trames UART, le débit et le diviseur de registre USART BRR à partir du débit en bauds, du format des données et de la fréquence d'horloge du microcontrôleur. Identifiez les erreurs de débit pour une communication série fiable.

Comms

Chronométrage SPI

Calculez les paramètres de synchronisation du bus SPI, y compris la période de bits, la durée de trame, la fréquence d'horloge maximale limitée par la capacité de trace et la fréquence de balayage du signal

Comms

Pull-Up I2C

Calculez les valeurs des résistances de rappel I2C pour les modes Standard (100 kHz), Fast (400 kHz) et Fast-Plus (1 MHz). Déduit la résistance minimale, maximale et recommandée à partir de la tension d'alimentation et de la capacité du bus, conformément à la norme NXP UM10204.