Calculateur de synchronisation de l'interface audio I2S
Calculez l'horloge binaire I2S (BCLK), l'horloge verbale (LRCLK/WCLK) et le débit des interfaces audio à n'importe quelle fréquence d'échantillonnage, profondeur de bits et nombre de canaux.
Formule
Référence: Philips I2S Bus Specification, 1996
Comment ça marche
Ce calculateur détermine les fréquences d'horloge et les relations temporelles I2S pour les interfaces audio numériques. Les ingénieurs du son et les développeurs intégrés l'utilisent pour configurer les DAC, les ADC et les codecs audio conformément à la spécification Philips I2S (désormais NXP). I2S utilise 3 signaux : données série (SD), horloge binaire (BCLK/SCK) et sélection de mots (WS/LRCLK). La relation fondamentale est la suivante : BCLK = sample_rate x bits_per_channel x canaux. Pour un son de qualité CD (44,1 kHz, stéréo 16 bits) : BCLK = 44100 x 16 x 2 = 1,4112 MHz. L'horloge principale (MCLK) correspond généralement à 256 ou 512 fois la fréquence d'échantillonnage, fournissant une référence PLL interne. La spécification du bus I2S est définie dans le document original de Philips Semiconductors « I2S Bus Specification » (février 1986, révisé en juin 1996), désormais géré par NXP Semiconductors. Les exigences en matière de fréquence d'échantillonnage audio et de profondeur de bits pour les applications professionnelles sont régies par l'AES3-2009 (norme AES pour l'audio numérique — interface entrée-sortie numérique) et la norme IEC 60958-1 (interface audio numérique). À 96 kHz/24 bits, BCLK = 96 000 x 24 x 2 = 4,608 MHz et MCLK = 96 000 x 256 = 24,576 MHz. Selon la spécification I2S, les données doivent être stables pour t_setup >= 10 ns avant le front montant du BCLK et pour t_hold >= 10 ns après - à 12,288 MHz BCLK, la demi-période de 81,4 ns fournit une marge de 8x.
Exemple Résolu
La conception d'un lecteur audio haute résolution utilise un DAC PCM5242 à 192 kHz/32 bits stéréo avec un maître FPGA. Selon la spécification Philips I2S : BCLK = 192 000 x 32 x 2 = 12,288 MHz. MCLK = 192 000 x 256 = 49,152 MHz (horloge à cristal audio standard). Sélection de mots (LRCLK) = fréquence d'échantillonnage = 192 kHz. Vérifiez le chronométrage au PCM5242 : t_su_data = 5 ns requis, t_hd_data = 5 ns requis. Période BCLK = 81,4 ns, demi-période = 40,7 ns. Temps de configuration disponible = 40,7 à 10 ns (horloge FPGA) = 30,7 ns, soit une marge de 6 fois supérieure à l'exigence de 5 ns. Débit de données = 192 000 x 32 x 2 = 12,288 Mbit/s par canal, 24,576 Mbit/s au total.
Conseils Pratiques
- ✓Conformément à la norme AES-6iD-2006, utilisez des cristaux d'horloge audio dédiés (49,152 MHz, 24,576 MHz, 22,5792 MHz) pour des fréquences d'échantillonnage multiples de 48 kHz ou 44,1 kHz
- ✓Pour le fonctionnement en mode maître, générez d'abord MCLK, puis dérivez BCLK et LRCLK de manière synchrone pour éliminer la gigue entre les domaines d'horloge
- ✓Maintenez les longueurs de trace I2S à moins de 15 cm pour BCLK > 6 MHz afin de maintenir les marges de configuration/maintien - ajoutez une terminaison en série de 33 ohms pour les longs trajets
Erreurs Fréquentes
- ✗Utilisation d'un cristal de 24 MHz pour un son à 48 kHz (rendements 24/256 = 93,75 kHz, erreur de 95 %) - utilisez un cristal de 12,288 MHz pour une fréquence exacte de 48 kHz (12,288/256 = 48 000 kHz)
- ✗Rapport MCLK non concordant entre le maître et l'esclave : la plupart des DAC nécessitent exactement 256x ou 512x, et non des ratios arbitraires
- ✗Routage des signaux BCLK et LRCLK en tant que signaux asymétriques sur des câbles de plus de 30 cm - utilisez un LVDS ou une paire torsadée pour éviter la gigue induite par la diaphonie au-dessus de 50 ps
Foire Aux Questions
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