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クロックジッタバジェット計算機

FPGAおよびSoC設計のクロックツリータイミングバジェットを計算します。

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公式

Jtotal=Jref2+Jpll2+N⋅Jbuf2+tskewJ_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}
J_ref — Reference oscillator jitter (RMS) (ps)
J_pll — PLL additive jitter (RMS) (ps)
J_buf — Per-stage buffer jitter (ps)
N — Number of buffer stages
t_skew — PCB trace skew (deterministic) (ps)

仕組み

<p>クロック・ジッタは、理想的な基準値に対するクロック・エッジのタイミングの短期的な変動です。デジタルシステムでは、ジッターはセットアップ時間とホールドタイムのマージンを直接消費します。データ伝搬に使用できるタイミング・バジェットは、T_Budget <strong>= T_Period − T_Setup − T_Holdです</strong>。ジッターの合計がこのバジェット値を下回る必要があります</p>。<p>ジッター発生源は統計的に組み合わされます。独立したランダムジッター源（発振器位相ノイズ、PLL ノイズフロア、バッファ加法性ジッター）が組み合わされて RSS（二乗和平方根）になります。確定的なジッター源 (PCB トレース長のミスマッチ、コネクタのゆがみ) は直線的に増加します。この計算ツールでは、ランダムソースにはRSSを使用し、トレーススキューには線形加算を使用します</p>。<p>クロック・バッファ・ジッタは通常、<em>データシートでは加法性ジッタとして規定されています</em> (例:TI CDCLVP1204:20 fs RMS)。各バッファ段は独立して寄与するので、N 段は</p> RSS 経由で √N × J_BUF の影響をおよぼします。

計算例

200 MHz FPGA 設計:ピリオド = 5000 秒リファレンス TCXO: 50 ミリ秒実効値ザイリンクス MMCM: 100 ps RMS2 つの CDCLVP1204 バッファ:25 ps × √2 = 35 ps。トレース・スキュー:20 psトータル・ジッター = √ (50² + 100² + 35²) + 20 = √ (12625) + 20 = 112 + 20 = 132 ps。使用可能なバジェット = 5000 − 80 (セットアップ) − 40 (ホールド) = 4880 ps。セットアップマージン = 4880 − 132 = 4748 ps。使用した予算:2.7%十分なマージン — タイミングが重要になる前にクロックを 1 GHz まで上げることができます。

よくある間違い

  • ✗RSS の代わりにジッターを直線的に追加すると、複数の等しいソースで合計ジッターが最大 2 倍も過大評価されてしまいます
  • ✗PLLの帯域幅が重要だということは忘れてしまいましょう。狭帯域幅のPLLではリファレンス・ジッタは除去されますが、VCOの位相ノイズが増幅されます
  • ✗RSSの計算にRMSの代わりにピーク・トゥ・ピーク・ジッターの仕様を使用する — ガウシアン・ジッターの場合はピーク・トゥ・ピークを約6で割って変換する
  • ✗PLLへの電源ノイズの結合は無視してください。AVDDに1mVのリップルがあると、高感度のPLLに10psのジッターが発生する可能性があります。

よくある質問

位相ノイズは周波数領域で表されます（オフセット周波数でdBc/Hz）。ジッタは時間領域に相当します。J_rms (ps) = (1/2π ·f) × √ (2 × オフセット S_Φ (f) df) という式で変換します。ここで、積分は対象の帯域幅をカバーします。この変換は、このサイトの位相ノイズ対ジッター計算ツールが直接行います。
IEEE 802.3aeでは、レシーバでのピーク・トゥ・ピークの最大合計ジッターを0.28 UI（10 Gbpsで28ps）と規定しています。バジェットは通常、リファレンスクロックが最大 10 ps、PCB ルーティングが最大 8 ps で、SerDes CDR が回復するまでに残る時間は約 10 ps と分割されます。これが、10GbEのリファレンスクロックが1ps未満のRMSジッターを指定する理由です。

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