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クロック・ツリー・ジッター・バジェット・カリキュレータ

FPGA および SoC 設計のクロック・ツリー・タイミング・バジェットを計算します。基準発振器のジッター、PLL ノイズフロア、バッファステージ、および目標クロック周波数を入力してセットアップマージンを計算します。

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公式

Jtotal=Jref2+Jpll2+N⋅Jbuf2+tskewJ_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}
J_ref— Reference oscillator jitter (RMS) (ps)
J_pll— PLL additive jitter (RMS) (ps)
J_buf— Per-stage buffer jitter (ps)
N— Number of buffer stages
t_skew— PCB trace skew (deterministic) (ps)

仕組み

この計算機は、デジタル・タイミング解析用に複数のソースからのクロック・ジッタの合計を推定します。FPGA エンジニア、高速デジタル設計者、システムアーキテクトは、同期システムのタイミングマージンを検証するためにこのツールを使用しています。クロック・ジッターは、セットアップとホールドのタイミング・バジェット（T_Margin = T_Period-T_Setup-T_Hold-T_Jitter_Total）を直接消費します。ランダムなジッター源 (発振器の位相ノイズ、PLL のノイズフロア、バッファの加法性ジッター) は、J_Total = sqrt (J1^2 + J2^2 +...) の二乗和として組み合わされます。IEEE 1149.11 およびザイリンクス/インテルのタイミングガイドラインに従い、確定的ジッター (トレース長のミスマッチ、SSO による電源バウンス) は直線的に増加します。JEDEC JESD65C によると、DDR4 のクロック・ジッターはユニット・インターバルの 3.5% 未満 (3200 MT/s で 35 ps) 未満に抑える必要があります。PCIe Gen4 の場合、レシーバーでの最大値は 3 ps RMS です。最新の FPGA では、ザイリンクス UG472 およびインテルのタイミングクロージャーのマニュアルによると、MMCM/PLL ジッターは 50 ～ 150 ps RMS と規定されています。

計算例

問題:外部 TCXO、オンチップ PLL、2 つのクロック・バッファ、50 ps のトレース・スキューを備えた 200 MHz FPGA 設計の合計ジッター・バジェットを計算します。

解決策-コンポーネントの仕様: 1.TCXO (SiTime Sit8008): 50 ps RMS 位相ジッター (12 kHz-20 MHz 積分) 2.FPGA MMCM (ザイリンクス 7 シリーズ): UG472 あたり 100 ps RMS 出力ジッター 3.クロック・バッファ (TI CDCLVP1102): それぞれ 25 ミリ秒の RMS アディティブ・ジッター 4.トレース長のミスマッチ:50 ps (確定的、直線的に加算)

ランダムジッターの組み合わせ (RSS): -2 つのバッファを直列に接続:J_buf = sqrt (25^2 + 25^2) = 35.4 ps -トータルランダム:j_Random = sqrt (50^2 + 100^2 + 35.4^2) = sqrt (2500 + 10000 + 1253) = 117.3 ps

トータル・ジッター (ランダム RSS + デターミニスティック・リニア): -J_Total = 117.3 + 50 = 167.3 ps

200 MHz (5000 ミリ秒周期) でのタイミング・バジェット分析: -標準セットアップ時間 (ザイリンクス 7 シリーズ IOB): 80 ps -標準ホールドタイム:40 ps -データパスで使用可能:5000-80-40-167 = 4713 ps -ジッターが消費するバジェット:167/5000 = 3.3%

マージン評価: -200 MHz、データパスバジェットが 4.7 ns の場合、十分な余裕のある設計になっています。 -データパスのバジェットが 1593 ps の場合、500 MHz (2000 秒周期) まで増加する可能性がある -1 GHz (1000 ps) では、ジッターだけでも周期の 17% を消費します。これはごくわずかです

実践的なヒント

  • ✓クロック・ジッタはクロック周期の 2 ～ 5% と低く抑えられているため、タイミングのクロージングを控えめに抑えることができます。1 GHz（周期 1000 ps）では、合計で 20 ～ 50 ps のジッターを許容してください。200 メガヘルツ (5000 ミリ秒) では、100 ～ 250 ミリ秒で問題ありません。一般に、ジッター消費量が 10% を超える場合は、ザイリンクス UG472 による最適化ではなく再設計が必要なクロックアーキテクチャの問題があることを示しています。
  • ✓12 kHz～20 MHzの帯域幅（JEDECごとの標準測定帯域）を超える内蔵ジッター仕様に従ってクロックソースを選択してください。この帯域のジッターが 100 fs の TCXO でも、トータルバジェットにはほとんど寄与しません。ほとんどのデジタル・アプリケーションには 1 ～ 3 ps の MEMS 発振器で十分です。5 ～ 10 ps の標準水晶発振器がシステム・ジッターの大部分を占める可能性があります。
  • ✓高速 SerDes（10 Gbps 以上）の場合は、リファレンスクロックジッターを 1 ps RMS 未満に指定します。IEEE 802.3 (イーサネット) と PCIe の仕様では、合計で 3 ～ 5 ps のジッターバジェットがレシーバーに割り当てられます。半分以上はチャネルとレシーバー CDR が消費します。プレミアムオシレータ (SiTime Elite プラットフォーム、アブラコン ASEMB) は、25G 以上のアプリケーションで 100 ～ 250 fs のジッターを実現します。
  • ✓量産設計では、手動計算ではなく Xilinx/Intel タイミングアナライザのジッターレポートを使用してください。静的タイミング解析 (STA) には PLL ジッターモデル、クロックの不確かさ、および温度ディレーティングが自動的に組み込まれます。手動計算はアーキテクチャの選択とデバッグには役立ちますが、FPGA ベンダーの方法論によれば STA は決定的です。

よくある間違い

  • ✗ランダムソースの場合、RSS ではなく線形的にジッターを加算します。線形加算では、N 個の等しいソースの合計ジッターが sqrt (N) で過大評価されます。100 ps の 2 つのソースを合わせると、200 ps (リニア) ではなく 141 ps (RSS) になります。RSS は独立したランダムソース (発振器ノイズ、PLL ノイズフロア、バッファサーマルジッター) に使用し、Xilinx XAPP225 に従って確定的/相関のあるソースにのみ線形的に追加します。
  • ✗ピーク・トゥ・ピーク・ジッターの仕様をRSS計算で直接使用する場合、データシートではピーク・ツー・ピーク・ジッター（ガウスの場合は6シグマ・エンベロープ）を指定していることがよくあります。ガウシアン・ジッターの場合は 6 で、有界の周期的ジッターの場合は 3 で割って RMS に変換します。変換を行わずに RMS 値と p-p 値を混ぜると、合計ジッター推定値に 2 ～ 6 倍の誤差が生じます。
  • ✗ジッタ転送に対するPLL帯域幅の影響を無視すると、狭帯域幅PLL（10〜100 kHz）は、その帯域幅を超えるリファレンスジッタをフィルタリングしますが、帯域幅を下回るとVCOの位相ノイズを増幅します。広帯域PLL（1～10 MHz）はリファレンス・ジッターを厳密に追跡します。TI SNAS516では、リファレンスとVCOのどちらがジッターの大部分を占めるかに基づいて帯域幅を選択してください。
  • ✗電源ノイズがPLLに結合することを忘れてしまうと、PLLアナログ電源 (AVDD) に10mVのリップルが発生すると、電源電圧除去比 (PSRR) にもよりますが、20～100psのジッタが発生する可能性があります。ザイリンクス/インテルのリファレンスデザインでは、10 nF + 100 nF + 10 uF の PLL 電源をデカップリングしてください。デバッグ中にオシロスコープ (20 MHz以上の帯域幅) で電源ノイズを測定します。

よくある質問

位相ノイズは、キャリアからのオフセット周波数における周波数領域をdBc/Hzで表したものです。ジッタは、秒単位のRMSまたはピークツーピークの時間領域に相当します。J_RMS = (1/2*pi*f_carrier) * sqrt (2* 積分 (10^ (L (f) /10) df)) を使用して変換します。ここで L (f) は dBc/Hz 単位の位相ノイズです。簡単に見積もると、100 MHz クロックの 100 kHz オフセットで -100 dBc/Hz を使用すると、そのオフセットだけで約 1.6 ps の RMS ジッターが生じます。積分帯域幅は重要です。公平に比較できるように、JEDEC あたり 12 kHz から 20 MHz を指定してください。
IEEE 802.3aeによると、10GBASE-Rレシーバでの最大合計ジッターは、ピークツーピークで0.28 UI（10 Gbpsで28秒）です。この予算では、通常、リファレンス・クロック・ジッターは 5 ～ 10 ps、トランスミッターは 5 ～ 10 ps、チャネル ISI とクロストークは 10 ～ 15 ps となり、レシーバー CDR 回復には 5 ～ 10 ps のマージンを残します。10GbEのリファレンスクロックでは、12 kHz～20 MHzで統合した場合に、1 ps RMS未満のジッターを指定する必要があります。25/100 GbEの要件はそれに比例して厳しく、IEEE 802.3byでは25 Gbpsに対して0.14 UIが規定されています。

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