位相ノイズからジッターへのコンバーター
発振器の位相ノイズ (dBc/Hz) を RMS ジッター (ps) 単位の RMS ジッターと ADC の SNR 制限に変換します。クロック設計用にオフセット周波数範囲全体にわたって積分します。無料で即時に結果が得られます。
公式
仕組み
位相ノイズからジッタへの変換カリキュレータは、発振器の位相ノイズ（dBc/Hz）を時間領域ジッタ（ps RMS）に変換します。これは、クロックソースの選択、高速シリアルリンク設計、およびレーダーシステム開発に不可欠です。クロックIC設計者、SERDESエンジニア、およびRFシステム設計者は、これを使用してタイミングマージンを検証し、発振器を選択します。IEEE 1139-2008によると、キャリアからのオフセット f の位相ノイズ L (f) は積分によるジッターに関係しています。つまり、sigma_rms = (1/ (2*pi*fc)) sqrt (2 積分 [L (f) df]) は f1 から f2 までです。100 MHz での -100 dBc/Hz 発振器を 12 kHz から 20 MHz まで積分すると、約 0.5 ps の実効値ジッターが発生します。Eganの「フェーズロックの基本」（第2版）によると、ジッターはビットエラーレートに直接影響します。10 Gbps（10 ps）での 0.1 UI ジッターにより BER フロアは 1e-12 になります。最新の XO/TCXO 発振器は、10 kHz オフセットで -110 ～ -150 dBc/Hz を実現し、これはピコ秒未満のジッターに相当します。
計算例
12 kHz ～ 20 MHz を内蔵した 1 ps 未満の RMS ジッターを必要とする 10 Gbps SERDES 用の発振器を選択してください。ステップ 1: UI は 10 Gbps で 100 ミリ秒になります。IEEE 802.3 によると、ジッターバジェット = 0.15 UI = 合計 15 ps です。ステップ 2: クロックソースの割り当て = 30% = 4.5 ps。ステップ 3: 位相ノイズ要件への変換100 MHz クロックの場合:-100 dBc/Hz のフラットモードでは約 0.8 ps、-110 dBc/Hz の場合は約 0.25 ps になります。ステップ 4: L (10kHz) が -105 dBc/Hz 未満の発振器を選択します。ステップ 5: 検証:SiTime Sit9121 が 10 kHz で -115 dBc/Hz と指定しているため、0.15 ps RMS (30 倍のマージン) が得られます。マキシムのAN-3359によると、このアプローチにより堅牢な10Gリンク動作が保証されます。
実践的なヒント
- ✓IEEE 1139-2008によると、ジッターを報告する際には必ず積分帯域幅を指定してください。12kHz～20MHzがSERDESの業界標準です
- ✓狭帯域PLLでは近接位相ノイズ（1kHz未満のオフセット）がジッタの大半を占め、広帯域システムではキャリアから遠いノイズが支配的になる
- ✓キーサイトAN 1316に準拠した-140dBc/Hz未満の測定には、相互相関機能付きのスペクトラム・アナライザを使用
- ✓SiTimeアプリケーションノートによると、温度変化を考慮して、位相ノイズ仕様より3 dBのマージンを下回ると予算
よくある間違い
- ✗位相ノイズとジッタの関係を線形と仮定すると、積分が必要です。10年間にわたって-100dBc/Hzのフラットな状態では、中心部のジッタは-100dBc/Hzと異なります。
- ✗積分帯域幅を無視した場合 — 1kHz～100MHzの積分では、12kHz～20MHzの10倍のジッターが得られます
- ✗シングルポイント位相ノイズの使用 — IEEE 802.3に準拠したPLL帯域幅またはSERDES CDR帯域幅全体にわたって積分する必要があります
よくある質問
方法論と参考文献
参考文献
- A Simple Model of Feedback Oscillator Noise Spectrum — D. B. Leeson, Proc. IEEE 54(2), pp. 329–330 (1966)
- Oscillator Design and Computer Simulation — Randall W. Rhea, SciTech Publishing (1995), Chapter 3 — Phase noise and jitter conversion
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