PDN 임피던스 분석: 캐비티 공진, 디커플링 최적화 및 플랫 임피던스 프로파일

모든 고속 PCB의 보이지 않는 문제

1.0V 코어 레일은 오실로스코프에서 보면 깔끔해 보입니다.LDO 레귤레이션 사양에는 50mV 리플이라고 나와 있으며 측정값은 30mV입니다.FPGA 구성에 실패하거나, DDR 컨트롤러에서 가끔 ECC 오류가 발생하거나, RF 프런트엔드 스퍼가 예상치 못한 오프셋으로 나타날 때까지는 문제가 없어 보입니다.

전력 공급 네트워크 (PDN) 임피던스는 대부분의 엔지니어가 생각하는 것보다 더 많은 보드 고장의 원인입니다.전압 레일은 스위칭 주파수에서의 리플뿐만 아니라 DC에서 수백 메가헤르츠의 대역폭에서 프로세서의 전류 요구가 자극하는 주파수 종속 임피던스, 공진 및 반공진을 가진 전송 매체입니다.전체 대역폭에 걸쳐 평평하고 낮은 PDN 임피던스 프로파일을 만드는 것이 엔지니어링 목표이며, 이를 위해서는 단순히 벌크 커패시터를 배치하는 것이 아니라 캐비티 공진을 모델링해야 합니다.

이 연습에서는 PDN 임피던스 분석기를 사용하여 중급 FPGA 코어 레일을 위한 전력 공급 네트워크를 설계합니다.

타겟 임피던스: dV Budget을 기반으로 역방향 작동

첫 번째 계산은 목표 임피던스입니다.

“매스블록_0"

리플 버짓이 ± 5% 이고 최악의 경우 과도 전류가 2A (LUT 스위칭) 인 1.0V 코어 레일의 경우 목표는 다음과 같습니다.

“매스블록_1”

이 25mΩ 목표는 DC에서 상당한 과도 전류 현상이 발생하는 최고 주파수 (이 FPGA의 경우 약 300MHz) 까지 충족되어야 합니다.VRM 파라미터, 즉 100μH 인덕턴스 (일반적인 부하점 변환기), 5mΩ DCR 및 10MHz 대역폭 (POL 레귤레이터의 폐루프 대역폭) 을 입력하십시오.이러한 파라미터는 VRM이 효과적인 레귤레이션 제공을 중단하는 위치와 커패시터가 대체해야 하는 위치를 결정합니다.

플레인-페어 캐비티 레조넌스

전력면과 접지면 사이에 4mil FR-4가 있는 100mm × 80mm 4레이어 보드에는 PDN 임피던스 프로파일의 LC 회로처럼 나타나는 특징적인 임피던스 및 공진 모드가 있습니다.최저 캐비티 공진 주파수는 다음과 같습니다.

“매스블록_2"

FR-4 (ε_r = 4.3) 가 장착된 100mm 보드의 경우 (m=1, n=0):

“매스블록_3"

보드 치수와 유전상수를 도구에 입력합니다.임피던스 플롯은 반공진 피크를 즉시 보여줍니다. 즉, 캐비티가 하이 임피던스 LC 공진기처럼 보이는 723MHz, 1.03GHz, 1.26GHz에서 급격한 스파이크가 발생합니다.이러한 피크 사이에서는 캐비티 임피던스가 떨어지는데, 비행기가 실제로 도움이 되고 있습니다.하지만 디커플링 커패시터를 사용하지 않으면 10MHz~300MHz 대역 대부분에서 임피던스가 25mΩ 목표치를 초과합니다.

커패시터 선택: 데이터베이스가 중요한 이유

이 툴에는 측정된 ESR, ESL 및 커패시턴스 값이 포함된 일반적인 0402, 0201 및 0105 MLCC 커패시터 데이터베이스가 포함되어 있습니다.이는 커패시터의 자체 공진 주파수 (SRF) 에 따라 최소 임피던스를 제공하는 위치가 결정되기 때문에 중요합니다.

“매스블록_4"

400 pH ESL을 지원하는 100nF 0402 커패시터는 25MHz에서 공진합니다.이 주파수보다 낮은 주파수에서는 커패시터 역할을 하고 그 이상에서는 인덕터 역할을 합니다.150 pH ESL을 갖춘 1nF 0201은 130MHz에서 공진합니다.효과적인 PDN 설계는 캐스케이드 공진을 목표 임피던스 이하로 유지하기 위해 여러 커패시터 값을 스태커링합니다. 이를 커패시터 값 인터리빙이라고 합니다.

유전자 알고리즘 옵티마이저 실행

최적화 목표 설정: 최대 총 20개의 커패시터가 포함된 커패시터 라이브러리를 사용하여 DC에서 300MHz까지 Z < 25mΩ을 달성하십시오.300세대의 유전자 알고리즘을 활성화하십시오.

GA는 목표 이상의 임피던스 위반과 총 커패시터 수를 상회하는 적합도 함수를 최소화합니다.컨버전스 (일반적으로 이 보드 크기의 경우 200~250세대) 후에 옵티마이저는 다음을 선택합니다.

• 4× 10μF 0402 (벌크, 100kHz—5MHz 적용)
• 6× 100 nF 0402 (중간 주파수, 5—50메가헤르츠 적용)
• 6 × 10 nF 0201 (고주파수, 50—200 메가헤르츠 적용)
• 4× 1 nF 0201 (200—500 메가헤르츠 포함)

결과 임피던스 프로파일은 100kHz에서 280MHz까지 8—15mΩ에서 일정하게 유지되며, 이는 25mΩ 목표치보다 훨씬 낮습니다.300MHz 이상에서는 캐비티 공진이 우세하고 임피던스가 상승하지만 이 FPGA에서는 해당 주파수에서 심각한 전류 과도 현상이 발생하지 않습니다.

컨버전스 이력을 통해 더 많은 커패시터가 필요한지 알 수 있습니다.

GA가 실행되는 동안 컨버전스 이력 차트를 확인하십시오.100세대 이후에도 체력이 제약 조건보다 높은 상태에서 정체되면 로컬 최소값에 도달했다는 뜻입니다. 허용된 라이브러리에 고주파 커패시터 유형을 하나 더 추가해 보십시오.체력이 0으로 부드럽게 단조롭게 감소하면 최대값보다 적은 커패시터로 목표를 달성할 수 있습니다.

이 예제에서 20개 커패시터 예산의 경우 180세대가 되면 컨버전스는 적합도가 0에 이릅니다.예산을 16개 커패시터로 줄이면 여전히 체력이 전혀 없어 (300MHz 미만에서는 4× 1nF 캡은 불필요) 보드 면적과 BOM 비용을 절약할 수 있습니다.

반공진 문제

이 툴이 즉시 강조한 결과 중 하나는 약 8MHz에서 10μF와 100nF 커패시터 사이의 반공진입니다.10μF 캡이 용량성 동작에서 유도성 동작으로 전환되고 100nF 캡이 용량성에서 용량성으로 전환되는 경우 두 커패시터는 임피던스 피크가 높은 병렬 LC 회로를 형성합니다.이 툴은 이를 8MHz에서의 스파이크로 보여줍니다.

해결 방법은 커패시터 값 중 하나와 직렬로 댐핑 저항을 추가하거나 중간 1μF 값을 추가하여 간격을 메우는 것입니다.GA는 예산 제약 없이 실행할 때 후자를 발견합니다. 즉, 반공진이 나타날 정확한 위치에 1μF 커패시터를 독립적으로 배치합니다.

이것이 PDN 설계의 핵심 통찰력입니다. 즉, 잡음을 우회하는 것이 아니라 임피던스 스펙트럼을 설계하는 것입니다.GA는 수십 년간 경험을 바탕으로 한 휴리스틱이 어떤 것을 코드화했는지 알아내고 30초 이내에 완료합니다.

[PDN 임피던스 분석기] (/tools/pdn-임피던스)