PDN 임피던스: 캐비티 레조넌스 및 디커플링 팁

모든 고속 PCB의 보이지 않는 문제

스코프에서 볼 때 1.0V 코어 레일이 깔끔해 보입니다.LDO 규정 사양에는 50mV 리플이라고 나와 있으며 측정값은 30mV입니다.FPGA 구성에 실패하거나, DDR 컨트롤러에서 가끔 ECC 오류가 발생하거나, RF 프런트엔드 스퍼가 예상치 못한 오프셋으로 나타날 때까지는 모든 것이 괜찮아 보입니다.

전원 공급 네트워크 임피던스는 대부분의 엔지니어가 생각하는 것보다 더 많은 보드 고장의 원인입니다.전압 레일은 스위칭 주파수에서의 리플뿐만 아니라 DC에서 수백 메가헤르츠에 이르는 대역폭에서 프로세서의 전류 수요에 따라 발생하는 주파수 종속 임피던스, 공진 및 반공진을 가진 전송 매체입니다.전체 대역폭에서 평평하고 낮은 PDN 임피던스 프로파일을 얻는 것이 엔지니어링 목표이며, 이를 위해서는 보드 주변에 벌크 커패시터를 분산시키고 최상의 결과를 기대하는 것뿐만 아니라 캐비티 공진을 모델링해야 합니다.

이 연습에서는 PDN 임피던스 분석기를 사용하여 중급 FPGA 코어 레일을 위한 전력 공급 네트워크를 설계합니다.겉보기에 깨끗해 보이는 레일에도 여전히 간헐적인 장애가 발생하는 이유와 이를 체계적으로 해결하는 방법을 알아보겠습니다.

목표 임피던스: dV Budget을 거꾸로 계산

목표 임피던스 계산부터 시작하세요.

± 5% 의 리플 버짓을 지원하고 최악의 경우 2A (LUT 스위칭) 를 지원하는 1.0V 코어 레일의 경우 목표는 다음과 같습니다.

이 25 mΩ 의 목표는 DC에서 상당한 전류 과도 현상이 발생하는 최고 주파수 (이 FPGA의 경우 약 300MHz) 까지 충족되어야 합니다.대부분의 엔지니어는 여기서 멈추고 문제를 해결하기 위해 커패시터를 던집니다.그건 실수입니다.

VRM 파라미터를 입력하세요: DCR 5 mΩ, 대역폭 10 MHz (POL 레귤레이터의 폐루프 대역폭이며, 이 툴이 허용하는 최댓값). VRM 인덕턴스 입력란은 없습니다. 툴은 이 두 값으로부터 VRM의 출력 인덕턴스를 $L_{VRM} = R_{DC} / (2\pi f_{BW})$ 로 계산합니다(여기서는 80 pH). 이와 직렬로 보드 인덕턴스가 들어가는데, 레귤레이터에서 비아, 배선, 커넥터를 거쳐 플레인에 이르는 경로의 인덕턴스입니다. 이는 별도의 입력이며 기본값은 1 nH이고, 이 안내에서도 기본값을 그대로 씁니다. 이러한 파라미터는 VRM이 효과적인 레귤레이션 제공을 중단하는 지점과 커패시터가 역할을 넘겨받아야 하는 지점을 결정합니다. 레귤레이터는 대역폭인 10 MHz까지 전압 강하를 보정하지만, 급전 경로는 약 3.6 MHz에서 이미 25 mΩ에 도달합니다. 따라서 수 MHz 이상에서는 커패시터만이 레일을 안정적으로 유지할 수 있습니다.

플레인-페어 캐비티 레조넌스

흥미로운 점은 다음과 같습니다.동력면과 접지면 사이에 4mil FR-4가 있는 100mm × 80mm 4층 기판은 단순한 수동 도체가 아니라 공진 캐비티입니다.병렬 평면은 정재파 모드를 지원하는 유전체 부하 도파관을 형성하며, 이러한 모드는 PDN 임피던스 프로파일의 LC 회로처럼 나타납니다.

최저 캐비티 공진 주파수는 다음과 같습니다.

FR-4 (ε_r = 4.3이 적용된 100mm 보드의 (m=1, n=0) 모드의 경우:

보드를 툴에 입력합니다: 폭 100 mm, 길이 80 mm, 유전상수 4.3, 플레인 간격 0.1016 mm (4 mil), 손실 탄젠트는 기본값 0.02입니다. 포트는 FPGA의 전원 핀이 있는 x = 25 mm, y = 20 mm에 두고, 포트 크기는 기본값인 1 mm 정사각형으로 둔 채 1 kHz부터 2 GHz까지 스윕합니다. 포트에 크기가 필요한 이유는 캐비티의 모드 합이 한 점에서는 수렴하지 않기 때문입니다. 임피던스 플롯의 캐비티 단독 트레이스에는 반공진 피크가 즉시 나타납니다. 723 MHz (TM10), 904 MHz (TM01), 1.16 GHz (TM11)의 날카로운 스파이크로, 이 주파수에서 캐비티는 고임피던스 LC 공진기처럼 동작합니다. 공진 표에는 2 GHz 이하의 모드가 네 개 더 나오지만, 이 포트는 그 모든 모드의 널(null)에 위치하므로 스파이크로 나타나지 않으며, 표에는 '이 포트에서 보이지 않음'으로 표시됩니다. 포트를 비워 두면 툴은 포트를 보드의 3분의 1 지점, 여기서는 (33.3 mm, 26.7 mm)에 두며, 일곱 모드가 모두 나타납니다. $\cos(m\pi/3)$ 은 0이 되지 않으므로 그 지점이 널인 모드는 없습니다. 보드 중앙에 두면 처음 세 모드도 사라집니다. 중앙은 인덱스가 홀수인 모든 모드의 널이기 때문입니다. 이러한 피크 사이에서는 캐비티 임피던스가 실제로 떨어집니다. 플레인이 도움이 되는 것입니다. 하지만 디커플링 커패시터가 없으면 임피던스가 3.6 MHz부터 266 MHz까지 목표인 25 mΩ을 초과합니다. FPGA가 과도 전류를 끌어오는 대역의 대부분입니다. 84 MHz 부근에서는 수십 옴에 이르며, 이 주파수에서 급전 인덕턴스가 플레인의 3.0 nF 커패시턴스와 공진합니다. 이 범위에서 목표 아래로 내려가는 곳은 266 MHz부터 299 MHz까지 한 곳뿐인데, 이는 플레인 자체의 직렬 공진, 즉 플레인의 3.0 nF와 포트에서 플레인의 나머지 부분으로 퍼지는 확산 인덕턴스 사이의 공진입니다.

이러한 캐비티 모드 때문에 “평면은 큰 커패시터”에만 의존할 수 없습니다. 이러한 캐비티 모드는 특정 주파수에서만 가능합니다.안티-레조넌스 피크 때는 쓸모가 없는 것보다 더 나빠요.

커패시터 선택: 데이터베이스가 중요한 이유

툴의 옵티마이저는 7종의 MLCC를 담은 내장 데이터베이스를 사용합니다. 0402 크기의 1 nF, 10 nF, 100 nF, 1 μF, 0603 크기의 10 μF, 0805 크기의 47 μF, 1206 크기의 100 μF이며, 각각 대표적인 ESR과 ESL 값을 갖습니다. 이는 단순한 편의성이 아니라 커패시터의 자체 공진 주파수 (SRF) 에 따라 최소 임피던스를 제공하는 위치가 결정되기 때문에 매우 중요합니다.

400 pH ESL을 지원하는 100nF 0402 커패시터는 25MHz에서 공진합니다.이 주파수보다 낮은 주파수에서는 커패시터 역할을 하고 그 이상에서는 인덕터 역할을 합니다.ESL이 300 pH인 1 nF 0402는 291 MHz에서 공진합니다.효과적인 PDN 설계는 여러 커패시터 값을 스태커링하여 일련의 공진을 목표 임피던스 이하로 유지합니다. 이를 커패시터 값 인터리빙이라고 합니다.

아무렇게나 임의의 값을 선택해서 제대로 작동하기를 바랄 수는 없습니다.ESL은 대부분의 엔지니어가 생각하는 것보다 더 중요합니다.패키지 크기가 동일하고 모두 동일한 주파수에서 공진하여 임피던스 프로파일에 과도 현상이 발생하여 전압 강하를 유발하는 틈을 남기는 100nF 커패시터 2만 개를 장착한 보드를 본 적이 있습니다.

유전자 알고리즘 옵티마이저 실행

최적화 목표를 설정합니다: 목표 임피던스 25 mΩ, 커패시터는 총 최대 20개입니다. 설계하고 판정할 대역은 툴이 정합니다. 스윕 하한부터 보드의 첫 번째 캐비티 모드의 80%까지(스윕 상한이 더 낮으면 거기까지)이며, 여기서는 1 kHz부터 578 MHz까지로 723 MHz의 TM10 아래입니다. 이는 이 FPGA에 필요한 300 MHz를 포함합니다. 그 상한 위에서는 커패시터가 아니라 플레인 페어 캐비티가 임피던스를 결정합니다. 유전자 알고리즘의 규모는 레인에 따라 정해집니다: 무료 레인에서는 후보 설계 200개로 150세대, 유료 레인에서는 400개로 400세대입니다.

GA는 설계의 순위를 두 단계로 매깁니다. 첫 단계는 단 하나의 값, 그 대역 어디에서든 임피던스와 목표값의 비율 중 최악의 값입니다. 목표가 평탄하면 최악의 한 점이 전압 강하를 결정하기 때문입니다. 1 미만이면 목표를 충족합니다. 최악값이 가장 낮은 값과 0.1 dB 이내인 설계들은 동률로 보고, 툴은 그중에서 대역의 나머지 부분을 가장 낮게 유지하는 설계를 고릅니다. 이때 기준은 예산으로 도달할 수 있는 주파수에서는 목표값, 도달할 수 없는 주파수에서는 하한값(예산 안의 설계가 달성할 수 있는 가장 낮은 임피던스)입니다. 결과에는 그 주파수들이 도달할 수 없는 범위로, 범위마다 하한값과 함께 표시되며, 판정에 포함됩니다. 마지막 세대가 끝나면 찾아낸 최적 설계들을 커패시터 하나를 추가하거나, 빼거나, 다른 종류로 바꾸는 한 수씩 정밀화하는데, 같은 두 단계를 그리드 점 사이의 실제 최악값으로 적용하며 어떤 한 수도 순위를 높이지 못할 때까지 계속합니다. 다른 난수 시드로 다시 실행해도 같은 설계가 나옵니다. 커패시터 수에는 페널티를 주지 않으므로 보통 예산을 모두 사용합니다. 임피던스 사양을 충족하는 최소 개수를 찾는 것은 설계자의 몫이며, 모든 커패시터에는 비용, 보드 면적, 조립 시간이 들기 때문에 이는 중요합니다.

무료 레인에서는 최적 설계가 3세대째에 더 이상 개선되지 않으며, 옵티마이저는 다음을 선택합니다.

• 1× 1 μF 0402 (SRF 7 MHz)
• 1× 100 nF 0402 (SRF 25 MHz)
• 14× 10 nF 0402 (SRF 85 MHz)
• 4× 1 nF 0402 (SRF 291 MHz)

이 설계는 불합격입니다. 프로파일은 레귤레이터의 5 mΩ에서 시작해 약 2.7 MHz에서 목표를 넘고, 45 MHz까지 목표 위에 머물며 16 MHz 부근에서 46 mΩ의 피크에 이릅니다. 175 MHz부터 262 MHz까지 다시 목표를 넘으며, 238 MHz에서 78 mΩ의 피크에 이릅니다. 이것이 툴이 보고하는 최악값으로, 목표보다 +9.9 dB 높습니다. 381 MHz부터 프로파일은 첫 번째 캐비티 모드를 향해 올라가고, 툴은 473~578 MHz를 도달할 수 없는 범위로 표시합니다. 라이브러리의 부품 20개로는 그곳에서 25.11 mΩ 아래로 내려갈 수 없기 때문입니다. 판정은 대역 전체를 대상으로 하지만, 이 FPGA에서는 300 MHz 이상에서 유의미한 과도 전류가 발생하지 않으므로 여기서 중요한 위반은 그 아래의 것들입니다. 더 빠른 디바이스를 구동하는 경우 저임피던스 영역을 더 높은 주파수까지 확장해야 합니다.

놀라운 점은 GA가 숙련된 전력 무결성 엔지니어가 직관적으로 사용하는 것과 동일한 커패시터 스테이징 전략을 발견했다는 것입니다.이것은 마법이 아닙니다. 단지 수작업보다 빠르게 설계 공간을 체계적으로 탐색하는 것에 불과합니다.

컨버전스 기록을 통해 커패시터 추가 필요 여부를 알 수 있습니다.

결과의 컨버전스 이력 차트를 확인하십시오. 적합도가 1보다 높은 상태에서 정체되면 허용된 커패시터로는 해를 찾을 수 없다는 뜻입니다. 라이브러리는 고정되어 있으므로 조정할 수 있는 것은 예산입니다: 최대 커패시터 수를 늘리십시오.

곡선이 1 아래로 내려가면 목표를 충족한 것이며, 얼마나 아래로 내려갔는지가 그 예산으로 얻는 마진을 알려줍니다. 이는 비용 최적화에 유용한 정보입니다. 다만 이 곡선은 주파수 그리드에서 구한 최악의 비율이고, 판정은 툴이 그리드 점 사이에서 찾아 정밀화한 최악값을 사용하므로, 판정이 곡선의 마지막 값보다 조금 높게 나올 수 있습니다.

이 예제의 20개 커패시터 예산에서는 곡선이 3세대째까지 3.12에서 평탄해지고 이후 전혀 움직이지 않습니다. GA가 라이브러리의 부품 20개로는 이 보드를 25 mΩ 이하로 유지하는 조합을 찾지 못하는 것입니다. 예산을 늘려 다시 실행하십시오. 커패시터 40개에서는 최적 설계도 여전히 목표에 1.9 dB 못 미치고, 50개에서 23.6 mΩ으로 합격하며, 80개에서는 최악값이 14.0 mΩ으로 목표보다 5.0 dB 낮아지고 80개 중 72개가 1 nF 및 10 nF 부품입니다. 실행이 불합격할 때까지 예산을 줄여 나가면 동작하는 가장 작은 BOM을 찾을 수 있습니다.

반공진 문제

이 툴이 즉시 보여주는 결과 중 하나는 약 238 MHz에서 10 nF 커패시터와 1 nF 커패시터 사이에 생기는 반공진입니다. 이것은 전형적인 함정입니다. 10 nF 커패시터는 SRF인 85 MHz 이상에서 유도성이 되고, 1 nF 커패시터는 291 MHz까지, 플레인은 280 MHz 부근의 직렬 공진까지 용량성을 유지하므로, 그 사이에서 유도성인 10 nF 뱅크와 용량성인 1 nF 뱅크 및 플레인이 임피던스 피크가 높은 병렬 LC 회로를 형성합니다. 툴은 이를 238 MHz의 78 mΩ 스파이크로 보여주며, 프로세서가 해당 주파수에서 상당한 에너지를 가진 과도 전류를 끌어오면 보드에 충분한 커패시턴스가 있더라도 전압 강하가 나타납니다.

해결책은 커패시터 값 중 하나와 직렬로 댐핑 저항을 추가하거나 (일반적으로 0.1~1 Ω으로, 다른 주파수의 임피던스를 크게 높이지 않고 공진의 Q를 없앱니다), 중간 값을 추가해 간격을 메우는 것입니다. 툴의 라이브러리에는 1 nF에서 10 nF 사이의 값이 없으므로, 예산을 늘리면 GA는 대신 무차별적인 방법, 즉 두 값을 모두 늘리는 방법을 택합니다. 커패시터 80개에서도 반공진은 250 MHz 부근에 남아 있지만 14.0 mΩ까지 낮아집니다.

이것이 PDN 설계의 핵심 통찰력입니다. 노이즈를 우회하는 것이 아니라 임피던스 스펙트럼을 설계하는 것입니다.커패시터, VRM 출력 임피던스, 플레인 캐비티 모드 및 비아 인덕턴스가 모두 상호 작용하여 복잡한 주파수 종속 임피던스 프로파일을 생성합니다.GA는 수십 년간 축적된 경험 중심의 휴리스틱이 무엇을 코드화했는지 알아내며, 모든 공진 및 반공진을 수동으로 계산할 필요 없이 30초 이내에 이를 수행합니다.

설계를 반복하고, 목표 임피던스를 조정하거나, 보드 크기를 변경하거나, VRM 토폴로지를 교체하고 임피던스 프로파일에 미치는 영향을 즉시 확인할 수 있습니다.이러한 피드백 루프를 통해 PDN 설계를 블랙 아트에서 엔지니어링으로 탈바꿈시킬 수 있습니다.