클록 지터 버짓 계산기

FPGA 및 SoC 설계를 위한 클록 트리 타이밍 버짓을 계산합니다.

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공식

J_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}

J_ref — Reference oscillator jitter (RMS) (ps)

J_pll — PLL additive jitter (RMS) (ps)

J_buf — Per-stage buffer jitter (ps)

N — Number of buffer stages

t_skew — PCB trace skew (deterministic) (ps)

작동 방식

클록 지터는 이상적인 레퍼런스를 기준으로 클록 에지 타이밍이 단기적으로 변하는 현상입니다.디지털 시스템에서 지터는 설정 및 유지 시간 마진을 직접 소모합니다.데이터 전파에 사용할 수 있는 타이밍 버짓은 T_Budget = T_Period − T_Setup − T_Hold입니다.전체 지터는 이 버짓 이하로 유지되어야 합니다.지터 소스는 통계적으로 결합됩니다.독립적인 랜덤 지터 소스 (오실레이터 위상 노이즈, PLL 노이즈 플로어, 버퍼 가산 지터) 는 제곱근 (RSS) 으로 결합됩니다.결정적 지터 소스 (PCB 트레이스 길이 불일치, 커넥터 스큐) 는 선형적으로 추가됩니다.이 계산기는 랜덤 소스에는 RSS를 사용하고 트레이스 스큐에는 선형 덧셈을 사용합니다.클록 버퍼 지터는 일반적으로 데이터시트에서 가산 지터로 지정됩니다 (예: TI CDCLVP1204:20 fs RMS).각 버퍼 스테이지는 독립적으로 기여하므로 N개 스테이지는 RSS를 통해 √N × J_BUF에 기여합니다.

계산 예제

200MHz FPGA 설계: 주기 = 5000ps.레퍼런스 TCXO: 50ps RMS.자일링스 MMCM: 100 ps RMS.CDCLVP1204 버퍼 2개: 25ps × √2 = 35ps.트레이스 스큐: 20ps.총 지터 = √ (50² + 100² + 35²) + 20 = √ (12625) + 20 = 112 + 20 = 132ps.가용 예산 = 5000 − 80 (설정) − 40 (보류) = 4880ps.설정 마진 = 4880 − 132 = 4748ps사용된 예산: 2.7%.충분한 마진 — 타이밍이 중요해지기 전에 클럭을 1GHz까지 올릴 수 있습니다.

흔한 실수

✗RSS 대신 선형적으로 지터 추가 — 동일한 여러 소스의 총 지터를 최대 2배까지 과대평가합니다.
✗PLL 대역폭이 중요하다는 사실을 잊어버리다. 협대역 PLL은 레퍼런스 지터는 제거하지만 VCO 위상 잡음은 증폭한다
✗RSS 계산에 RMS 대신 피크-투-피크 지터 사양 사용 - 가우스 지터의 경우 피크-투-피크를 ~6으로 나누어 변환
✗PLL에 대한 전원 공급 장치 노이즈 커플링 무시 — AVDD에 1mV 리플이 있으면 민감한 PLL에 10초 ps의 지터가 추가될 수 있습니다.

자주 묻는 질문

지터와 위상 노이즈의 차이점은 무엇입니까?

위상 잡음은 주파수 영역 표현 (오프셋 주파수에서의 dBC/Hz) 이고 지터는 시간 영역에 해당합니다.J_rms (ps) = (1/2π·f) × √ (2 × ffset s_φ (f) df) 를 사용하여 변환합니다. 여기서 적분은 관심 대역폭을 포함합니다.이 사이트의 위상 잡음-지터 계산기는 이 변환을 직접 수행합니다.

10GbE SerDes는 얼마나 많은 지터를 견딜 수 있습니까?

IEEE 802.3ae는 수신기에서 최대 총 지터를 0.28 UI 피크-투-피크 (10Gbps에서 28ps) 로 지정합니다.일반적으로 예산은 분할되어 있습니다. 즉, 레퍼런스 클럭의 경우 최대 10ps, PCB 라우팅의 경우 최대 8ps이며 SerDes CDR을 복구하는 데 최대 10ps의 시간이 남습니다.이것이 바로 10GbE 레퍼런스 클록이 1ps 미만의 RMS 지터를 지정하는 이유입니다.

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