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클록 트리 지터 버짓 계산기

FPGA 및 SoC 설계를 위한 클록 트리 타이밍 버짓을 계산합니다.레퍼런스 오실레이터 지터, PLL 노이즈 플로어, 버퍼 스테이지, 목표 클록 주파수를 입력하여 설정 마진을 계산합니다.

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공식

J_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}

J_ref— Reference oscillator jitter (RMS) (ps)

J_pll— PLL additive jitter (RMS) (ps)

J_buf— Per-stage buffer jitter (ps)

N— Number of buffer stages

t_skew— PCB trace skew (deterministic) (ps)

작동 방식

이 계산기는 디지털 타이밍 분석을 위해 여러 소스의 총 클럭 지터를 추정합니다.FPGA 엔지니어, 고속 디지털 설계자 및 시스템 설계자는 이를 사용하여 동기 시스템의 타이밍 마진을 확인합니다.클록 지터는 셋업 및 홀드 타이밍 버짓을 직접적으로 소모합니다. 즉, T_Margin = T_Period - T_Setup - T_Hold - T_jitter_total입니다.랜덤 지터 소스 (오실레이터 위상 노이즈, PLL 노이즈 플로어, 버퍼 애디티브 지터) 는 제곱근으로 결합됩니다. J_Total = sqrt (J1^2 + J2^2 +...).결정론적 지터 (트레이스 길이 불일치, SSO로 인한 서플라이 바운스) 는 IEEE 1149.11 및 자일링스/인텔 타이밍 가이드라인에 따라 선형적으로 추가됩니다.JEDEC JESD65C 규정에 따르면 DDR4의 클럭 지터는 장치 간격의 3.5% 미만으로 유지되어야 합니다 (3200MT/s에서 35ps). PCIe Gen4의 경우 수신기의 최대 클럭 지터는 3ps RMS입니다.최신 FPGA에는 자일링스 UG472 및 인텔 타이밍 클로저 설명서에 따라 MMCM/PLL 지터가 50-150ps RMS로 명시되어 있습니다.

계산 예제

문제: 외부 TCXO, 온칩 PLL, 클록 버퍼 2개, 50ps 트레이스 스큐를 사용하여 200MHz FPGA 설계의 총 지터 버짓을 계산하십시오.

솔루션 - 부품 사양: 1.TCXO (사이타임 SiT8008): 50ps RMS 페이즈 지터 (12kHz - 20메가헤르츠 통합) 2.FPGA MMCM (자일링스 7-시리즈): UG472 당 100ps RMS 출력 지터 3.클록 버퍼 (TI CDCLVP1102): 각각 25ps RMS 애디티브 지터 4.트레이스 길이 불일치: 50ps (결정적, 선형 더하기)

랜덤 지터 조합 (RSS):

직렬로 연결된 두 개의 버퍼: J_buf = sqrt (25^2 + 25^2) = 35.4ps
총 랜덤: J_Random = sqrt (50^2 + 100^2 + 35.4^2) = 제곱트 (2500 + 10000 + 1253) = 117.3ps

총 지터 (랜덤 RSS+결정론적 선형):

J_토탈 = 117.3 + 50 = 167.3ps

200MHz (5000ps 기간) 에서의 타이밍 버짓 분석:

일반적인 설정 시간 (자일링스 7 시리즈 IOB): 80ps
일반적인 대기 시간: 40초
데이터 경로에 사용 가능: 5000 - 80 - 40 - 167 = 4713ps
지터가 소비한 예산: 167/5000 = 3.3%

마진 평가:

4.7ns의 데이터 경로 예산으로 200MHz의 성능을 제공하므로 설계에 여유가 없습니다.
1593ps의 데이터 경로 예산으로 500MHz (2000ps 주기) 까지 확장할 수 있음
1GHz (1000ps) 에서는 지터만으로도 주기의 17% 를 소모합니다. - 미미한 수준

실용적인 팁

✓보수적인 타이밍 클로저를 위해 클록 주기의 2-5% 에서 버짓 클럭 지터가 발생합니다.1GHz (1000ps 주기) 에서는 총 20~50ps의 지터가 발생할 수 있습니다.200메가헤르츠 (5000ps) 에서는 100-250ps를 사용할 수 있습니다.지터 소비가 10% 를 초과하면 일반적으로 클럭 아키텍처 문제가 Xilinx UG472 기준에 따른 최적화보다는 재설계가 필요하다는 의미입니다.
✓12kHz - 20MHz 대역폭 (JEDEC당 표준 측정 대역) 에 대한 통합 지터 사양으로 클록 소스를 선택합니다.이 대역의 지터가 100fs인 TCXO는 전체 예산에 거의 기여하지 않습니다. 대부분의 디지털 애플리케이션에는 1~3ps의 MEMS 오실레이터가 적합하며, 5-10ps의 표준 수정 발진기가 시스템 지터를 지배할 수 있습니다.
✓고속 SerDes (10+ Gbps) 의 경우 레퍼런스 클럭 지터를 1ps RMS 미만으로 지정하십시오.IEEE 802.3 (이더넷) 및 PCIe 사양은 수신기에 총 3-5ps의 지터 버짓을 할당하며, 채널 및 수신기 CDR은 절반 이상을 소비합니다.프리미엄 오실레이터 (사이타임 엘리트 플랫폼, 아브라콘 ASEMB) 는 25G+ 애플리케이션에서 100-250fs 지터를 구현합니다.
✓생산 설계를 위한 수동 계산 대신 Xilinx/Intel 타이밍 분석기 지터 보고서를 사용하십시오.정적 타이밍 분석 (STA) 에는 PLL 지터 모델, 클럭 불확실성 및 온도 디레이팅이 자동으로 통합됩니다.수동 계산은 아키텍처 선택 및 디버그에 중요하지만 FPGA 공급업체 방법론에 따라 STA가 결정적입니다.

흔한 실수

✗랜덤 소스에 대해 RSS 대신 선형으로 지터 추가 - 선형 덧셈은 N개의 동일한 소스에 대해 총 지터를 sqrt (N) 만큼 과대평가합니다.100ps 소스 두 개를 합하면 200ps (선형) 가 아니라 141ps (RSS) 가 됩니다.독립적인 랜덤 소스 (오실레이터 노이즈, PLL 노이즈 플로어, 버퍼 서멀 지터) 에는 RSS를 사용하고, Xilinx XAPP225 기준 결정적/상관관계가 있는 소스에 대해서만 선형적으로 추가하십시오.
✗RSS 계산에 피크-투-피크 지터 사양을 직접 사용 - 데이터시트에서 피크-투-피크 지터 (가우시안의 경우 6시그마 엔벨로프) 를 지정하는 경우가 많습니다.가우스 지터의 경우 6으로 나누고, 유계 주기적 지터의 경우 3으로 나누어 RMS로 변환합니다.변환 없이 RMS와 p-p 값을 혼합하면 전체 지터 추정값에서 2~6배 오류가 발생합니다.
✗PLL 대역폭이 지터 전송에 미치는 영향을 무시합니다. 협대역 PLL (10~100kHz) 은 해당 대역폭 위의 레퍼런스 지터를 필터링하지만 대역폭 아래에서는 VCO 위상 노이즈를 증폭합니다.광대역 PLL (1~10MHz) 트랙은 레퍼런스 지터를 밀접하게 참조합니다.TI SNAS516 기준으로 레퍼런스 또는 VCO가 지터를 지배하는지 여부에 따라 대역폭을 선택하십시오.
✗PLL에 대한 전원 공급 장치 노이즈 커플링은 잊어버리세요. PLL 아날로그 공급 장치 (AVDD) 의 10mV 리플은 공급 거부율 (PSRR) 에 따라 20-100ps 지터를 추가할 수 있습니다.자일링스/인텔 레퍼런스 디자인에 따라 PLL 공급 장치를 10nF + 100nF + 10uF와 분리하십시오.디버그 중에 오실로스코프 (20MHz+ 대역폭) 로 공급 노이즈를 측정합니다.

자주 묻는 질문

지터와 위상 노이즈의 차이점은 무엇입니까?

위상 잡음은 반송파로부터의 오프셋 주파수에서 dBC/Hz 단위의 주파수 영역 표현입니다. 지터는 초 RMS 또는 피크-투-피크 단위의 시간 영역 표현입니다.변환은 J_RMS = (1/2*pi*f_carrier) * sqrt (2 * 적분 (10^ (L (f) /10) df)) 를 사용하여 변환합니다. 여기서 L (f) 는 dBc/Hz 단위의 위상 잡음입니다.빠른 추정을 위해 말씀드리자면, 100MHz 클록의 100kHz 오프셋에서 -100dBC/Hz를 사용하면 해당 오프셋에서만 약 1.6ps RMS 지터가 발생합니다.통합 대역폭은 중요합니다. 공정한 비교를 위해 JEDEC당 12kHz ~ 20MHz를 지정하십시오.

10GbE SerDes는 얼마나 많은 지터를 견딜 수 있습니까?

IEEE 802.3ae에 따르면 10GBASE-R 수신기의 최대 총 지터는 0.28 UI 피크-투-피크 (10Gbps에서 28ps) 입니다.일반적으로 이 버짓은 레퍼런스 클록 지터의 경우 5-10ps, 송신기 지터의 경우 5-10ps, 채널 ISI 및 크로스토크의 경우 10-15ps로 분할되므로 수신기 CDR 복구에는 5-10ps의 여유가 남습니다.10GbE용 레퍼런스 클록은 12kHz - 20MHz에 걸쳐 통합된 1ps RMS 미만의 지터를 지정해야 합니다. 25/100GbE 요구 사항은 이에 비례하여 더 엄격합니다. IEEE 802.3by는 25Gbps에 대해 0.14 UI를 지정합니다.

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