Impedância PDN: dicas de ressonância de cavidade e desacoplamento

O problema invisível em cada PCB de alta velocidade

Seu trilho central de 1,0 V parece limpo no osciloscópio. A especificação de regulação do LDO diz ondulação de 50mV, você mede 30mV. Tudo parece bem — até que o FPGA falhe na configuração, o controlador DDR lance erros ECC ocasionais ou os esporões front-end de RF apareçam em compensações inesperadas.

A impedância da rede de fornecimento de energia é a culpada por mais falhas na placa do que a maioria dos engenheiros imagina. O trilho de tensão não é apenas uma ondulação na frequência de comutação — é um meio de transmissão com impedância, ressonâncias e anti-ressonâncias dependentes da frequência que a demanda atual do processador excita em uma largura de banda de DC a várias centenas de megahertz. Obter um perfil de PDN plano e de baixa impedância em toda a largura de banda é o objetivo da engenharia e requer modelar ressonâncias de cavidades, não apenas espalhar capacitores em massa pela placa e esperar o melhor.

Este passo a passo usa o Analisador de Impedância PDN para projetar a rede de fornecimento de energia para um trilho central FPGA de médio alcance. Veremos exatamente por que um trilho aparentemente limpo ainda pode causar falhas intermitentes e como corrigi-lo sistematicamente.

Impedância alvo: trabalhando de trás para frente a partir do orçamento de dV

Comece com o cálculo da impedância alvo:

Para um trilho central de 1,0 V com ± 5% de orçamento de ondulação e um transiente de 2A, na pior das hipóteses, de 2A (comutação LUT), a meta é:

Essa meta de 25 mΩ ″ deve ser atingida de DC até a frequência mais alta na qual ocorrem transientes de corrente significativos — para este FPGA, aproximadamente 300 MHz. A maioria dos engenheiros para aqui e resolve o problema com capacitores. Isso é um erro.

Insira os parâmetros do VRM: DCR de 5 mΩ e largura de banda de 10 MHz (a largura de banda de malha fechada do regulador POL, e o valor máximo que a ferramenta aceita). Não há campo de indutância do VRM: a ferramenta deriva a indutância de saída do VRM desses dois valores, $L_{VRM} = R_{DC} / (2\pi f_{BW})$, que aqui é 80 pH. Em série com ela fica a indutância da placa, o caminho do regulador aos planos por vias, trilhas e conector: é uma entrada própria, de 1 nH por padrão, e este passo a passo mantém esse valor. Esses parâmetros determinam onde o VRM deixa de fornecer uma regulação efetiva e onde os capacitores devem assumir o controle. O regulador corrige a queda de tensão até sua largura de banda de 10 MHz, mas o caminho de alimentação já atinge 25 mΩ em cerca de 3,6 MHz; portanto, acima de alguns megahertz, você está por conta própria — os capacitores precisam manter o trilho estável.

Ressonâncias de cavidades de pares de planos

É aqui que fica interessante. Uma placa de quatro camadas de 100 mm × 80 mm com 4 mil FR-4 entre os planos de potência e terra não é apenas um condutor passivo — é uma cavidade ressonante. Os planos paralelos formam uma guia de onda com carga dielétrica que suporta modos de onda estacionária, e esses modos aparecem como circuitos LC no perfil de impedância PDN.

A menor frequência de ressonância cavitária é:

Para o modo (m=1, n=0) em uma placa de 100 mm com FR-4 (ε_r = 4.3):

Insira a placa na ferramenta: largura de 100 mm, comprimento de 80 mm, constante dielétrica de 4,3, separação entre planos de 0,1016 mm (4 mil) e a tangente de perdas padrão de 0,02. Coloque a porta onde ficam os pinos de alimentação do FPGA, em x = 25 mm, y = 20 mm, deixe o tamanho da porta no valor padrão, um quadrado de 1 mm, e faça a varredura de 1 kHz a 2 GHz. A porta precisa de um tamanho porque a soma modal da cavidade nunca converge em um único ponto. O traço da cavidade isolada no gráfico de impedância mostra imediatamente os picos de anti-ressonância: picos agudos em 723 MHz (TM10), 904 MHz (TM01) e 1,16 GHz (TM11), onde a cavidade se comporta como um ressonador LC de alta impedância. A tabela de ressonâncias lista mais quatro modos abaixo de 2 GHz, mas esta porta fica em um nulo de todos eles, por isso não aparecem como picos, e a tabela os marca como não visíveis nesta porta. Deixe a porta em branco e a ferramenta a coloca no ponto a um terço da placa, aqui (33,3 mm, 26,7 mm), onde os sete aparecem: $\cos(m\pi/3)$ nunca é zero, então nenhum modo tem um nulo ali. No centro da placa, os três primeiros também desapareceriam, pois o centro é um nulo de todo modo com um índice ímpar. Entre esses picos, a impedância da cavidade realmente cai — os planos estão ajudando você. Mas sem capacitores de desacoplamento, a impedância excede a meta de 25 mΩ de 3,6 MHz a 266 MHz, a maior parte da banda em que seu FPGA puxa transientes de corrente, e perto de 84 MHz chega a dezenas de ohms, onde a indutância de alimentação ressoa com os 3,0 nF dos planos. Sua única queda abaixo da meta nesse trecho, de 266 a 299 MHz, é a ressonância série dos próprios planos: seus 3,0 nF contra a indutância de espalhamento entre a porta e o resto do plano.

Esses modos de cavidade são o motivo pelo qual você não pode simplesmente confiar em “os planos são um grande capacitor” — eles são, mas apenas em frequências específicas. Nos picos de anti-ressonância, eles são mais do que inúteis.

Seleção de capacitores: por que o banco de dados é importante

O otimizador da ferramenta usa um banco de dados embutido de sete MLCCs: 1 nF, 10 nF, 100 nF e 1 μF em 0402, 10 μF em 0603, 47 μF em 0805 e 100 μF em 1206, cada um com ESR e ESL típicas. Isso não é apenas conveniência — é fundamental porque a frequência autorressonante (SRF) de um capacitor determina onde ele fornece sua impedância mínima:

Um capacitor de 100 nF 0402 com 400 pH ESL ressoa a 25 MHz. Abaixo dessa frequência, ele se comporta como um capacitor; acima dela, como um indutor. Um 1 nF 0402 com ESL de 300 pH ressoa a 291 MHz. O design efetivo de PDN escalona vários valores de capacitores para manter uma cascata de ressonâncias abaixo da impedância alvo — uma técnica chamada intercalação de valores de capacitores.

Você não pode simplesmente escolher valores arbitrários e esperar que funcionem. O ESL é mais importante do que a maioria dos engenheiros pensa. Já vi placas com vinte capacitores de 100 nF que ainda falham porque são todos do mesmo tamanho de embalagem, todos ressoando na mesma frequência, deixando lacunas no perfil de impedância onde os transientes causam queda de tensão.

Executando o otimizador de algoritmo genético

Defina a meta de otimização: impedância alvo de 25 mΩ, com um máximo de 20 capacitores no total. A ferramenta define a banda para a qual projeta e que julga: do início da varredura até 80% do primeiro modo de cavidade da placa (ou até o fim da varredura, se vier antes), aqui de 1 kHz a 578 MHz, abaixo do TM10 em 723 MHz, o que cobre os 300 MHz de que este FPGA precisa. Acima desse limite, é a cavidade do par de planos, e não os capacitores, que define a impedância. O tamanho do algoritmo genético depende da faixa: 150 gerações de 200 projetos candidatos na faixa gratuita, 400 de 400 na faixa paga.

O GA classifica os projetos em duas etapas. A primeira é um único número: a pior razão entre a impedância e a meta em qualquer ponto dessa banda, porque com uma meta plana o pior ponto define a queda de tensão. Abaixo de 1, a meta é atendida. Os projetos a no máximo 0,1 dB do pior caso mais baixo contam como empatados, e entre eles a ferramenta fica com o que mantém o restante da banda mais baixo, avaliado em relação à meta onde o orçamento consegue alcançá-la e em relação ao piso, a menor impedância que algum projeto dentro do orçamento atinge, onde não consegue. O resultado lista essas frequências como inalcançáveis, cada faixa com seu piso, e o veredito as conta. Depois da última geração, os melhores projetos encontrados são refinados um movimento por vez (adicionar, remover ou trocar um capacitor), julgados pelas mesmas duas etapas com o pior caso real entre os pontos da grade, até que nenhum movimento isolado melhore a classificação; uma nova execução com outra semente aleatória retorna o mesmo projeto. Ele não penaliza a contagem de capacitores, por isso normalmente usa todo o orçamento. Encontrar a menor contagem que ainda atenda à especificação de impedância é tarefa sua, e isso importa, porque cada capacitor custa dinheiro, área da placa e tempo de montagem.

Na faixa gratuita, o melhor projeto para de melhorar na terceira geração, e o otimizador seleciona:

• 1× 1 μF 0402 (SRF 7 MHz)
• 1× 100 nF 0402 (SRF 25 MHz)
• 14× 10 nF 0402 (SRF 85 MHz)
• 4× 1 nF 0402 (SRF 291 MHz)

Esse projeto não passa. O perfil começa nos 5 mΩ do regulador e ultrapassa a meta em cerca de 2,7 MHz; fica acima dela até 45 MHz, com um pico de 46 mΩ perto de 16 MHz, e volta a ultrapassá-la de 175 a 262 MHz, onde chega a um pico de 78 mΩ em 238 MHz. Esse é o pior caso que a ferramenta informa, +9,9 dB acima da meta. A partir de 381 MHz, o perfil sobe em direção ao primeiro modo de cavidade, e a ferramenta marca 473–578 MHz como inalcançável: nenhuma combinação de 20 peças da sua biblioteca fica abaixo de 25,11 mΩ ali. O veredito cobre toda a banda, mas este FPGA não puxa transientes de corrente significativos acima de 300 MHz, então as violações que importam aqui são as que ficam abaixo disso. Se você estivesse alimentando um dispositivo mais rápido, precisaria estender a região de baixa impedância para frequências mais altas.

O que é notável é que o GA descobre a mesma estratégia de preparação de capacitores que engenheiros experientes de integridade de energia usam intuitivamente. Não é mágica — é apenas explorar sistematicamente o espaço de design mais rápido do que você poderia fazer manualmente.

O histórico de convergência informa se você precisa de mais capacitores

Confira o gráfico do histórico de convergência nos resultados. Um patamar com a aptidão ainda acima de 1 significa que o algoritmo não consegue encontrar uma solução com os capacitores permitidos. A biblioteca é fixa, então a alavanca é o orçamento: aumente a contagem máxima de capacitores.

Uma curva que cai abaixo de 1 significa que a meta foi atendida, e o quanto ela fica abaixo mostra a margem que o orçamento compra. Essas informações são úteis para otimização de custos. A curva, porém, é a pior razão na grade de frequências, enquanto o veredito julga o pior caso refinado, que a ferramenta busca entre os pontos da grade; por isso, o veredito pode ficar um pouco acima do último valor da curva.

Para o orçamento de 20 capacitores deste exemplo, a curva se estabiliza em 3,12 na terceira geração e não se move mais: o GA não encontra nenhuma combinação de 20 peças da biblioteca que mantenha esta placa em 25 mΩ. Aumente o orçamento e execute novamente. Com 40 capacitores, o melhor projeto ainda não atinge a meta, por 1,9 dB; com 50, passa, com 23,6 mΩ; com 80, o pior caso cai para 14,0 mΩ, 5,0 dB abaixo da meta, com 72 das 80 peças em 1 nF e 10 nF. Reduzir o orçamento até que uma execução falhe é como você encontra a menor BOM que funciona.

O problema da anti-ressonância

Um resultado que a ferramenta destaca imediatamente: a anti-ressonância entre os capacitores de 10 nF e 1 nF em cerca de 238 MHz. Essa é uma armadilha clássica. Acima de sua SRF de 85 MHz, os capacitores de 10 nF são indutivos, enquanto os de 1 nF permanecem capacitivos até 291 MHz, assim como os planos até sua ressonância série perto de 280 MHz; entre esses pontos, o banco indutivo de 10 nF e o banco capacitivo de 1 nF com os planos formam um circuito LC paralelo com um pico de alta impedância. A ferramenta mostra isso como o pico de 78 mΩ em 238 MHz e, se o processador puxar um transiente de corrente com energia significativa nessa frequência, você verá uma queda de tensão mesmo que tenha bastante capacitância na placa.

A solução é adicionar um resistor de amortecimento em série com um dos valores de capacitor (normalmente 0,1—1 Ω, que elimina o Q da ressonância sem aumentar significativamente a impedância em outro lugar), ou adicionar um valor intermediário para preencher a lacuna. A biblioteca da ferramenta não tem nenhum valor entre 1 nF e 10 nF, então, quando você aumenta o orçamento, o GA segue o caminho da força bruta: mais dos dois. Com 80 capacitores, a anti-ressonância continua lá, perto de 250 MHz, mas reduzida a 14,0 mΩ.

Essa é a visão central do design de PDN: você não está apenas ignorando o ruído, você está projetando um espectro de impedância. Os capacitores, a impedância de saída VRM, os modos de cavidade plana e as indutâncias de via interagem para criar um perfil de impedância complexo dependente da frequência. O GA descobre o que décadas de heurísticas baseadas na experiência codificaram — e faz isso em menos de 30 segundos, sem exigir que você calcule manualmente cada ressonância e antirressonância.

Você pode iterar o design, ajustar a impedância alvo, alterar as dimensões da placa ou trocar topologias de VRM e ver imediatamente o impacto no perfil de impedância. Esse ciclo de feedback é o que transforma o design de PDN de arte negra em engenharia.