Analisador de impedância PDN: domesticando ressonâncias de pares de planos com desacoplamento de algoritmo genético

O problema: um trilho FPGA de 1,0 V que não fica quieto

Os FPGAs modernos consomem 30 A ou mais de um trilho central de 1,0 V. A impedância alvo é simples de calcular:

“BLOCO MATEMÁTICO_0"

Essa meta deve ser atingida de menos de 100 kHz (onde o VRM regula) até 1 GHz (onde o desacoplamento do pacote assume o controle). No meio, a rede de distribuição de energia (PDN) do PCB está sozinha — e é aí que as ressonâncias se escondem.

A placa tem 100 mm x 120 mm, FR-4 com “MATHINLINE_4” e “MATHINLINE_5”. O par de plano de potência-terra está espaçado de 0,1 mm (dielétrico de 4 mil). Vamos ver o que acontece quando colocamos isso no Analisador de Impedância PDN em [rftools.io/tools/pdn-impedance] (/tools/pdn-impedance).

Ressonâncias de cavidades de pares planos

Dois planos paralelos de cobre separados por um dielétrico fino formam uma cavidade ressonante — exatamente como um ressonador retangular de micro-ondas, só que muito fino. As frequências ressonantes são:

“BLOCO MATEMÁTICO_1"

onde “MATHINLINE_6” e “MATHINLINE_7” são as dimensões da placa, “MATHINLINE_8” e “MATHINLINE_9” são índices de modo e “MATHINLINE_10” é a velocidade da luz.

Para nossa placa de 100 mm x 120 mm com “MATHINLINE_11”:

• TM a 722 MHz
• TM a 602 MHz
• TM a 940 MHz

Em cada ressonância, a impedância entre os planos aumenta. Se um desses picos ultrapassar a impedância alvo, o FPGA vê uma queda de tensão nessa frequência — e a E/S de alta velocidade começa a gerar EMI espúrio.

O modelo da cavidade: a função de Novak Green

O analisador usa a abordagem da função de Green da formulação de Istvan Novak. A impedância entre dois pontos no par de planos é:

“BLOCO MATEMÁTICO 2"

onde “MATHINLINE_12” é a espessura dielétrica, “MATHINLINE_13”, “MATHINLINE_14”, “MATHINLINE_15” e “MATHINLINE_16” é o fator de Neumann (1 para “MATHINLINE_17”, 2 caso contrário).

O ponto de sondagem é colocado no centro da placa — o pior caso para modos ímpares e representativo de uma localização típica de BGA.

Por que um valor de capacitor não é suficiente

Um único MLCC tem uma ressonância em série (SRF) em que sua impedância cai para apenas seu ESR:

“BLOCO MATEMÁTICO 3"

Uma tampa de 100 nF/0402 com 400 pH ESL ressoa em torno de 25 MHz. Abaixo disso, ele parece capacitivo e reduz a impedância de baixa frequência. Acima disso, parece indutivo — e *adiciona* ao problema.

Para cobrir toda a banda de 100 kHz a 1 GHz, você precisa de uma combinação de valores de capacitores:

Mas quantos de cada um? Esse é um problema de otimização combinatória.

A abordagem do algoritmo genético

O analisador usa um algoritmo genético (GA) para encontrar a combinação ideal de capacitores. Cada indivíduo na população é um vetor de 7 números inteiros — a contagem de cada tipo de capacitor — restrito a um total máximo de 30 caps (nossa diretoria tem áreas limitadas perto do BGA).

Função de aptidão: Para cada solução candidata, a ferramenta calcula a impedância combinada da cavidade (combinação paralela de impedância de par plano com todos os capacitores em paralelo) e, em seguida, encontra a pior proporção de “MATHINLINE_18” para “MATHINLINE_19”. O GA minimiza essa proporção. Seleção: Seleção de torneios com “MATHINLINE_20”. Quatro indivíduos aleatórios são sorteados; aquele com a menor aptidão física (menor violação) vence. Cruzamento: Cruzamento de dois pontos no vetor do gene, com reparo de restrição — se a criança exceder a contagem máxima de limites, o algoritmo reduz aleatoriamente a contagem de capacitores até que a restrição seja satisfeita. Mutação: Cada gene tem uma probabilidade de ajuste de “MATHINLINE_21”, novamente seguido pelo clampeamento por restrição.

Executando o otimizador

Configuramos os seguintes parâmetros na ferramenta:

• Placa: 100 mm x 120 mm, “MATHINLINE_22”, “MATHINLINE_23”
• Espaçamento entre planos: 0,1 mm
• Fornecimento: 1,0 V, 30 A, 5% de orçamento de ondulação
• VRM: Resistência de saída de 0,5 mΩ, indutância de loop de 100 nH
• Faixa de frequência: 100 kHz a 1 GHz
• Capacitores máximos de desacoplamento: 30

O GA funcionou com 400 indivíduos ao longo de 400 gerações. Veja o que o otimizador encontrou.

Perfil de impedância

A curva vermelha mostra a impedância do par plano nu sem desacoplamento — picos massivos na ressonância de cada cavidade. A curva verde mostra o PDN otimizado com todos os 30 capacitores colocados. A linha horizontal azul é nossa meta de 1,67 mΩ.

O otimizador atingiu a meta em toda a banda. A pior violação foi de -0,5 dB *abaixo* da meta — o que significa que temos margem.

Mistura otimizada de capacitores

O GA convergiu para esta solução:

Observe a distribuição: a alocação mais pesada (8 caps) vai para 100 nF — o carro-chefe do desacoplamento de banda média. Os valores de 10 nF e 1 µF obtêm 5-6 cada para cobrir as zonas de transição. Os valores extremos (100 µF e 100 pF) obtêm apenas 2 cada — o suficiente para ancorar as extremidades da banda sem desperdiçar espaço na placa.

Convergência GA

A aptidão (proporção “MATHINLINE_24” na pior das hipóteses) caiu de ~ 2,5 na geração 1 para ~ 0,85 na geração 150 e se estabilizou lá. Isso nos diz que o GA encontrou uma solução quase ótima bem antes do limite de 400 gerações. Executar 200 gerações teria sido suficiente para esse tamanho de placa.

Informações sobre design

1. O espaçamento entre planos é mais importante do que você pensa

Reduzir o espaçamento entre pares de planos de 0,2 mm para 0,1 mm praticamente dobra a capacitância interplana (“MATHINLINE_25”). Isso muda as ressonâncias da cavidade e pode eliminar a necessidade de 2-3 tampas de desacoplamento. Se seu empilhamento permitir, o espaçamento estreito entre planos é a melhoria mais barata do PDN.

2. ESL domina acima de 100 MHz

Acima do SRF, um capacitor parece indutivo. O ESL — não a capacitância — determina o desempenho de alta frequência. A preferência do otimizador por pacotes 0201 em altas frequências reflete seu menor ESL (pH 200-300 versus pH 400-800 para 0402/0603).

3. Não ignore a indutância do loop VRM

A indutância de saída do VRM (“MATHINLINE_26”) cria um aumento de impedância em baixas frequências. Se “MATHINLINE_27” for muito alto, mesmo grandes capitalizações em massa não conseguirão preencher a lacuna entre a largura de banda do VRM e a rede de desacoplamento. A ferramenta modela isso como uma série RL do VRM.

4. A restrição de 30 limites é realista

Com uma pegada BGA de 15 mm x 15 mm, você pode colocar cerca de 30 a 40 tampas de desacoplamento em um halo de 5 mm ao redor da embalagem. A restrição força o otimizador a fazer compensações inteligentes em vez de forçar a força bruta com centenas de limites.

Comparando com uma solução escolhida a dedo

Uma regra comum é colocar 10x 100 nF, 5x 10 µF e 5x 1 µF — uma solução de 20 cápsulas. Examinar isso no analisador mostra que ele falha acima de 200 MHz porque não há cobertura de alta frequência. Adicionar até mesmo limites de 5x 10 nF fixa a faixa de 200-500 MHz, mas a região de 500 MHz-1 GHz ainda tem picos de ressonância.

A solução do GA usa todos os 7 valores máximos e aloca as contagens com base em onde a impedância precisa de mais ajuda. Nenhuma regra prática pode corresponder a esse nível de percepção no domínio da frequência.

Notas práticas

Sensibilidade ao tamanho da placa: Placas maiores têm ressonâncias de cavidade de baixa frequência. Uma placa de servidor de 200 mm x 250 mm pode ver TMa 290 MHz — bem dentro da banda de desacoplamento. Placas menores (50 mm x 50 mm) elevam as ressonâncias acima de 1 GHz, onde são menos problemáticas. Constante dielétrica: Laminados de alta frequência ressonante “MATHINLINE_28” (como Rogers ou Megtron). Isso geralmente é benéfico para o desacoplamento (mais capacitância interplana), mas pode surpreendê-lo se as ressonâncias mudarem para a largura de banda do sinal. Tangente de perda: Maior “MATHINLINE_29” amortece os picos de ressonância. O “MATHINLINE_30” do FR-4 fornece um amortecimento modesto. Os laminados de baixa perda (“MATHINLINE_31”) têm picos de ressonância mais nítidos que são mais difíceis de suprimir.

Conclusão

O design de PDN é um problema no domínio da frequência que se estende por quatro décadas. As ressonâncias cavitárias de pares planos criam picos de impedância que o desacoplamento colocado à mão pode perder completamente. A abordagem do algoritmo genético encontra uma combinação de capacitores que cobre toda a banda, respeitando um orçamento realista de limite máximo.

Experimente a ferramenta em [rftools.io/tools/pdn-impedance] (/tools/pdn-impedance) — insira as dimensões, o empilhamento e os requisitos de energia da placa e deixe o otimizador encontrar a solução de desacoplamento.

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*Ferramentas relacionadas: [Impedância de rastreamento de PCB] (/calculadoras/pcb/pcb-impedância de rastreamento), [Via impedância] (/calculadoras/pcb/pcb-via impedância), [Capacitor de desacoplamento] (/calculadoras/pcb/capacitor de desacoplamento), [Bypass Cap Resonance] (/calculators/pcb/bypass-cap-resonor) () *