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PCB

Calculadora de seleção de capacitores de desacoplamento

Calcule a frequência autorressonante do capacitor de desacoplamento, a impedância na frequência alvo, a faixa de desvio efetiva e o número de capacitores necessários para a integridade da energia

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Fórmula

fSRF=1/(2π√(ESL⋅C)),Z=√(ESR2+(XC−XL)2)f_SRF = 1 / (2π√(ESL·C)), Z = √(ESR² + (X_C − X_L)²)
C— Capacitância (F)
ESR— Resistência em série equivalente (Ω)
ESL— Indutância em série equivalente (H)
f_SRF— Frequência autorressonante (Hz)
Z— Impedância (Ω)

Como Funciona

A Calculadora de Capacitor de Desacoplamento determina os valores e o posicionamento ideais do capacitor para a supressão de ruído da fonte de alimentação — essencial para a integridade da energia do IC digital, o design do FPGA PDN e a conformidade com a EMC. Os engenheiros da PDN usam isso para atingir a impedância alvo abaixo de 100 mohm em DC a 500 MHz, evitando que o ruído do fornecimento corrompa a integridade do sinal.

De acordo com o “Projeto de sistema digital de alta velocidade” de Smith, a reatância capacitiva Xc = 1/ (2 x pi x f x C) define a impedância de baixa frequência, mas ESL (indutância em série equivalente, normalmente 0,5-2 nH) e ESR criam um pico ressonante em F_srf = 1/ (2 x pi x sqrt (ESL x C)). Um capacitor de 100 nF 0402 com 0,7 nH ESL ressoa a 19 MHz; acima disso, ele se torna indutivo e perde a eficácia de desacoplamento.

De acordo com as diretrizes do IPC-2152 PDN, alcançar uma impedância plana requer vários valores de capacitor em paralelo: 10 uF (ressoa a 500 kHz) cobre baixas frequências; 100 nF (ressoa a 19 MHz) cobre a banda média; 10 nF (ressoa a 60 MHz) e 1 nF (ressoa a 200 MHz) estendem a cobertura a centenas de MHz. Cada valor se sobrepõe à região indutiva do próximo.

O posicionamento é fundamental — de acordo com Johnson/Graham, cada mm de traço adiciona aproximadamente 1 nH de indutância ao ESL efetivo do capacitor. Um capacitor de 100 nF colocado a 10 mm de um pino de alimentação IC tem indutância adicional de 10 nH, deslocando o SRF de 19 MHz para 5 MHz e degradando o desacoplamento de alta frequência em 12 dB. Coloque os capacitores de desacoplamento dentro de 3 mm dos pinos de alimentação.

Exemplo Resolvido

Problema: Desacoplamento de projeto para um FPGA de 1,8 V com corrente transitória de 200 mA em 2 ns (di/dt = 100 mA/s), impedância PDN alvo < 50 mohm a 100 MHz.

Solução de acordo com Smith:

  1. Impedância alvo: Z_target = DeltaV_max/DeltaI = 0,09V (5% de 1,8V) /0,2A = 450 mohm... muito alta. Use 90mV/2A transiente = alvo de 45 mohm.
  2. A 100 MHz, é necessária capacitância total para fornecer Xc < 45 mohm: C > 1/ (2 x pi x 100e6 x 0,045) = 35 nF
  3. Mas o ESL limita o desempenho: precisa de vários capacitores com bandas SRF sobrepostas.
  4. Design: 2x 10 uF (em massa, SRF ~ 500 kHz), 4x 100 nF (SRF ~ 19 MHz), 4x 10 nF (SRF ~ 60 MHz), 2x 1 nF (SRF ~ 200 MHz)
  5. Impedância paralela a 100 MHz: capacitores 4x 10 nF em paralelo = 4/ (2 x pi x 100e6 x 10e-9) = 15 mohm da capacitância; ESR e ESL adicionam ~ 10 mohm.
  6. Total: ~ 25 mohm a 100 MHz — atinge a meta de 45 mohm com margem.
Colocação: Todos os capacitores dentro de 3 mm dos pinos de alimentação FPGA na mesma camada (sem vias no caminho).

Dicas Práticas

  • ✓Use pacotes 0402 ou 0201 para obter o melhor desempenho de alta frequência — 0402 tem 0,7 nH ESL versus 1,2 nH para 0805, estendendo a largura de banda utilizável em 30% de acordo com as notas do aplicativo TDK.
  • ✓Siga a “regra 1-2-4”: 1x 10 uF em massa, 2x 100 nF por pino de alimentação, 4x 10 nF distribuídos pela área da matriz — fornece impedância plana de 100 kHz a 200 MHz de acordo com os guias de design Intel FPGA.
  • ✓Meça a impedância do PDN com o VNA — a precisão da simulação é de +/- 30%; a medição real revela ressonâncias de planos de PCB e por meio de campos que dominam acima de 100 MHz.

Erros Comuns

  • ✗Usando um único grande valor de capacitor — um capacitor de 10 uF fornece <1 mohm at 10 kHz but >100 ohm a 100 MHz devido ao ESL. Deve usar vários valores para cobertura de banda larga de acordo com IPC-2152.
  • ✗Ignorando a via indutância no caminho de desacoplamento — uma única via de 0,3 mm adiciona 1,5 nH, comparável ao ESL do capacitor. Use várias vias ou coloque o capacitor na mesma camada do pino de alimentação de acordo com Johnson/Graham.
  • ✗Colocar os capacitores longe do IC — cada 5 mm de traço adiciona 5 nH de indutância, reduzindo o SRF em sqrt (5/0,7) = 2,7x e reduzindo a eficácia de alta frequência em 8 dB.

Perguntas Frequentes

Forneça armazenamento de carga local para suprir demandas de corrente transitória sem queda de tensão. De acordo com Smith, um IC de comutação 1A em 1ns precisa de 1nC de carga; se a indutância PDN for de 10 nH, a tensão de alimentação cairia 10V sem capacitores locais. Os capacitores de desacoplamento fornecem essa carga dentro dos requisitos de temporização do IC.
Combine o SRF com a frequência de ruído. <1 MHz (bulk); 100 nF for 1-30 MHz (primary decoupling); 10 nF for 30-100 MHz; 1-10 nF for >De acordo com IPC-2152:10-100 uF para 100 MHz. Use vários valores — nenhum capacitor único cobre mais de 1 década de forma eficaz. As folhas de dados dos fabricantes de ICs geralmente especificam os valores necessários.
Somente para desacoplamento em massa/baixa frequência abaixo de 1 MHz. Os eletrolíticos têm alto ESR (0,1-1 ohm) e ESL (5-20 nH) em comparação com a cerâmica MLCC (ESR < 10 mohm, ESL < 1 nH). De acordo com as diretrizes da Murata, use eletrolíticos para armazenamento a granel de >10 uF, MLCC para todos os desacoplamentos de alta frequência.
Todos os capacitores reais têm indutância parasitária (ESL) de cabos e eletrodos internos. Em F_srf = 1/ (2 x pi x sqrt (ESL x C)), as reatâncias capacitivas e indutivas se cancelam, deixando apenas ESR. Acima do SRF, o capacitor é indutivo. Para 100 nF MLCC: SRF normalmente 15-25 MHz; para 10 nF: 50-80 MHz; para 1 nF: 150-300 MHz.
Regra prática de acordo com os guias de design da Intel/Xilinx: mínimo de 1 capacitor por pino de alimentação, mais 1 capacitor em massa por barramento de alimentação. Para FPGAs: 0,5-1 capacitor por pino de alimentação para baixa velocidade; 2-3 por pino para projetos de alta velocidade (>500 MHz). Contagem total, geralmente de 50 a 200 capacitores para FPGAs grandes, consumindo 10 a 20% da área da placa.

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