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Taktjitter-Budget Rechner

Berechnen Sie das Timing-Budget des Taktbaums für FPGA- und SoC-Designs.

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Formel

J_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}

J_ref— Reference oscillator jitter (RMS) (ps)

J_pll— PLL additive jitter (RMS) (ps)

J_buf— Per-stage buffer jitter (ps)

N— Number of buffer stages

t_skew— PCB trace skew (deterministic) (ps)

Wie es funktioniert

Taktjitter ist die kurzfristige Veränderung des Timings von Taktflanken relativ zu einer idealen Referenz. In digitalen Systemen verbraucht Jitter direkt die Einstellungs- und Haltezeitspannen. Das für die Datenverbreitung verfügbare Zeitbudget ist: T_budget = T_period − T_setup − t_Hold. Der gesamte Jitter muss unter diesem Budget bleiben. Jitter-Quellen kombinieren sich statistisch. Unabhängige zufällige Jitterquellen (Oszillator-Phasenrauschen, PLL-Grundrauschen, Pufferadditiver Jitter) werden zu einer Quadratsumme (Root-Sum-of-Squares, RSS) zusammengefasst. Deterministische Jitterquellen (Fehlanpassung der Leiterbahnlänge, Schrägstellung der Steckverbinder) addieren sich linear. Dieser Rechner verwendet RSS für zufällige Quellen und lineare Addition für Spurversatz. Taktpuffer-Jitter wird in Datenblättern in der Regel als additiver Jitter angegeben (z. B. TI CDCLVP1204:20 fs RMS). Jede Pufferstufe trägt unabhängig dazu bei, sodass N Stufen √N × J_Buf per RSS beisteuern.

Bearbeitetes Beispiel

200-MHz-FPGA-Design: Zeitraum = 5000 ps. Referenz TCXO: 50 ps RMS. Xilinx MMCM: 100 Stück RMS. Zwei CDCLVP1204-Puffer: 25 ps × √2 = 35 ps. Spurversatz: 20 ps. Gesamt-Jitter = √ (50² + 100² + 35²) + 20 = √ (12625) + 20 = 112 + 20 = 132 ps Verfügbares Budget = 5000 − 80 (Konfiguration) − 40 (Halten) = 4880 ps. Einstellbare Marge = 4880 − 132 = 4748 ps. Verwendetes Budget: 2,7% Viel Spielraum — könnte den Takt auf 1 GHz erhöhen, bevor das Timing entscheidend wird.

Häufige Fehler

✗Lineares Hinzufügen von Jitter anstelle von RSS — dadurch wird der Gesamtjitter für mehrere gleiche Quellen um bis zu 2× überschätzt
✗Vergessen wir, dass die PLL-Bandbreite wichtig ist — eine PLL mit schmaler Bandbreite weist Referenzjitter zurück, verstärkt aber das VCO-Phasenrauschen
✗Verwendung von Spitze-Spitze-Jitter-Spezifikationen anstelle von RMS für die RSS-Berechnung — für Gaußschen Jitter rechnen Sie um, indem Sie Spitze-zu-Spitze-Jitter durch ~6 dividieren
✗Die Einkopplung von Stromversorgungsgeräuschen in PLLs wird ignoriert — eine Restwelligkeit von 1 mV bei AVDD kann einem empfindlichen PLL 10 s an ps-Jitter hinzufügen

Häufig gestellte Fragen

Was ist der Unterschied zwischen Jitter und Phasenrauschen?

Phasenrauschen ist eine Darstellung im Frequenzbereich (dBC/Hz bei Offsetfrequenzen); Jitter ist sein Äquivalent im Zeitbereich. Zur Umrechnung verwenden Sie: j_RMS (ps) = (1/2ω·f♦) × √ (2 × ffset s_Φ (f) df), wobei das Integral die interessierende Bandbreite abdeckt. Der Phasen-Rausch-Jitter-Rechner auf dieser Seite führt diese Umrechnung direkt durch.

Wie viel Jitter kann ein 10GbE SerDes tolerieren?

IEEE 802.3ae spezifiziert den maximalen Gesamtjitter von 0,28 UI Spitze-zu-Peak am Empfänger (28 ps bei 10 Gbit/s). Das Budget wird in der Regel aufgeteilt: ~10 ps für den Referenztakt, ~8 ps für das PCB-Routing, sodass ~10 ps für die Wiederherstellung des SerDes-CDR übrig bleiben. Aus diesem Grund geben 10-GbE-Referenztakte einen RMS-Jitter von unter 1 ps an.

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