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Clock Tree Jitter Budgetrechner

Berechnen Sie das Clocktree-Timing-Budget für FPGA- und SoC-Designs. Geben Sie den Referenz-Oszillator-Jitter, den PLL-Noise-Floor, die Pufferstufen und die Zieltaktfrequenz ein, um die Setup-Marge zu berechnen.

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Formel

J_{total} = \sqrt{J_{ref}^2 + J_{pll}^2 + N \cdot J_{buf}^2} + t_{skew}

J_ref— Referenzoszillator-Jitter (RMS) (ps)

J_pll— Additiver PLL-Jitter (RMS) (ps)

J_buf— Pufferjitter pro Stufe (ps)

N— Anzahl der Pufferstufen

t_skew— Leiterbahnversatz (deterministisch) (ps)

Wie es funktioniert

Dieser Rechner schätzt den gesamten Taktjitter aus mehreren Quellen für die digitale Timing-Analyse. FPGA-Ingenieure, Hochgeschwindigkeits-Digitaldesigner und Systemarchitekten verwenden ihn zur Überprüfung der Timing-Margen in synchronen Systemen. Taktjitter verbraucht direkt das Timing-Budget für Setup und Hold: T_margin = T_period - T_setup - t_Hold - t_Jitter_Total. Zufällige Jitterquellen (Oszillator-Phasenrauschen, PLL-Grundrauschen, additiver Pufferjitter) ergeben zusammen die Quadratsumme: J_total = sqrt (J1^2 + J2^2 +...). Deterministischer Jitter (nicht übereinstimmende Leiterbahnlänge, SSO-induzierter Angebotssprung) nimmt gemäß IEEE 1149.11 und den Xilinx/Intel-Timing-Richtlinien linear zu. Gemäß JEDEC JESD65C muss der Taktjitter für DDR4 unter 3,5% des Einheitsintervalls bleiben (35 ps bei 3200 MT/s); für PCIe Gen4 liegt das Maximum bei 3 ps RMS am Empfänger. Moderne FPGAs spezifizieren einen MMCM/PLL-Jitter von 50-150 ps RMS gemäß der Xilinx UG472- und Intel-Timing-Closure-Dokumentation.

Bearbeitetes Beispiel

Problem: Berechnen Sie das Gesamt-Jitter-Budget für ein 200-MHz-FPGA-Design mit externem TCXO, On-Chip-PLL, zwei Taktpuffern und 50 ps-Trace-Skew.

Lösung — Spezifikationen der Komponenten:

TCXO (SiTime SiT8008): 50 ps RMS-Phasenjitter (12-kHz-20-MHz-Integration)
FPGA MMCM (Xilinx 7-Serie): 100 ps RMS-Ausgangsjitter pro UG472
Taktpuffer (TI CDCLVP1102): je 25 ps additiver RMS-Jitter
Diskrepanz bei der Spurlänge: 50 ps (deterministisch, addiert linear)

Zufällige Jitter-Kombination (RSS):

Zwei Puffer in Reihe: j_BUF = sqrt (25^2 + 25^2) = 35,4 ps
Insgesamt zufällig: J_random = sqrt (50^2 + 100^2 + 35,4^2) = sqrt (2500 + 10000 + 1253) = 117,3 ps

Gesamter Jitter (zufälliger RSS + deterministisch linear):

J_insgesamt = 117,3 + 50 = 167,3 ps

Timing-Budgetanalyse bei 200 MHz (Zeitraum 5000 ps):

Typische Einrichtungszeit (Xilinx IOB der 7-Serie): 80 ps
Typische Haltezeit: 40 ps
Verfügbar für den Datenpfad: 5000 - 80 - 40 - 167 = 4713 ps
Durch Jitter verbrauchtes Budget: 167/5000 = 3,3%

Bewertung der Marge:

Bei 200 MHz und einem Budget von 4,7 ns für den Datenpfad weist das Design einen komfortablen Spielraum auf
Könnte bei einem Budget von 1593 ps für den Datenpfad auf 500 MHz (Zeitraum 2000 ps) erhöht werden
Bei 1 GHz (1000 ps) nimmt Jitter allein 17% der Periodendauer in Anspruch — marginal

Praktische Tipps

✓Bei 2-5% der Taktperiode schwankt die Uhr im Budget und sorgt so für einen konservativen Timing-Abschluss. Bei 1 GHz (1000 ps-Zeitraum) ist ein Gesamtjitter von 20-50 ps zu erwarten. Bei 200 MHz (5000 ps) sind 100-250 ps akzeptabel. Ein Jitter-Verbrauch von mehr als 10% deutet in der Regel auf Probleme mit der Taktarchitektur hin, die eine Neugestaltung statt einer Optimierung gemäß Xilinx UG472 erfordern.
✓Wählen Sie Taktquellen anhand der integrierten Jitter-Spezifikation über eine Bandbreite von 12 kHz — 20 MHz (Standardmessband pro JEDEC) aus. Ein TCXO mit 100 fs-Jitter in diesem Band trägt nur unwesentlich zum Gesamtbudget bei; ein MEMS-Oszillator mit 1—3 ps ist für die meisten digitalen Anwendungen ausreichend; ein Standard-Quarzoszillator mit 5—10 ps kann den System-Jitter dominieren.
✓Geben Sie für Hochgeschwindigkeits-SerDes (10+ Gbit/s) den Referenztaktjitter unter 1 ps RMS an. IEEE 802.3 (Ethernet) und PCIe-Spezifikationen weisen dem Empfänger ein Gesamt-Jitter-Budget von 3—5 ps zu; die Hälfte oder mehr wird vom Kanal- und Empfänger-CDR verbraucht. Hochwertige Oszillatoren (SiTime Elite Platform, Abracon ASEMB) erreichen einen Jitter von 100-250 fs für Anwendungen mit mehr als 25 GB.
✓Verwenden Sie die Jitter-Berichte des Xilinx/Intel-Timing-Analyzers anstelle manueller Berechnungen für Produktionsdesigns. Die statische Zeitanalyse (STA) berücksichtigt automatisch PLL-Jitter-Modelle, Taktunsicherheit und Temperaturreduzierung. Manuelle Berechnungen sind für die Architekturauswahl und das Debuggen von Nutzen, aber STA ist für jede FPGA-Anbieter-Methode maßgebend.

Häufige Fehler

✗Lineares Hinzufügen von Jitter anstelle von RSS für zufällige Quellen — lineare Addition überschätzt den Gesamt-Jitter um sqrt (N) für N gleiche Quellen. Zwei 100-ps-Quellen ergeben zusammen 141 ps (RSS), nicht 200 ps (linear). Verwenden Sie RSS für unabhängige Zufallsquellen (Oszillatorrauschen, PLL-Grundrauschen, thermischer Pufferjitter); fügen Sie den Wert linear nur für deterministische/korrelierte Quellen pro Xilinx XAPP225 hinzu.
✗Direkte Verwendung von Spitze-Spitze-Jitter-Spezifikationen in RSS-Berechnungen — Datenblätter spezifizieren häufig Spitze-Spitze-Jitter (6-Sigma-Hüllkurve für Gauß-Form). In RMS umrechnen, indem Sie für Gaußschen Jitter durch 6 oder für begrenzten periodischen Jitter durch 3 dividieren. Das Mischen von RMS- und p-p-Werten ohne Konvertierung führt zu 2-6-fachen Fehlern bei der Schätzung des Gesamt-Jitters.
✗Der PLL-Bandbreiteneffekt auf die Jitterübertragung wird ignoriert — eine PLL mit schmaler Bandbreite (10-100 kHz) filtert Referenz-Jitter über der Bandbreite heraus, verstärkt aber das VCO-Phasenrauschen unterhalb der Bandbreite. PLL mit großer Bandbreite (1—10 MHz) verfolgt den Referenz-Jitter genau. Wählen Sie die Bandbreite je nachdem, ob Referenz oder VCO den Jitter gemäß TI SNAS516 dominieren.
✗Vergessen wir die Einkopplung von Stromversorgungsgeräuschen in PLLs — eine 10-mV-Welligkeit an der PLL-Analogversorgung (AVDD) kann je nach Versorgungsunterdrückungsverhältnis (PSRR) zu 20-100 ps Jitter führen. Entkoppeln Sie PLL-Netzteile mit 10 nF + 100 nF + 10 uF pro Xilinx/Intel-Referenzdesigns. Messen Sie das Versorgungsrauschen während des Debuggens mit einem Oszilloskop (20 MHz+ Bandbreite).

Häufig gestellte Fragen

Was ist der Unterschied zwischen Jitter und Phasenrauschen?

Phasenrauschen ist eine Frequenzbereichsdarstellung in dBc/Hz bei Offsetfrequenzen vom Träger; Jitter ist das Zeitbereichsäquivalent in Sekunden RMS oder Spitze-Spitze. Umrechnen mit: J_rms = (1/2*pi*f_carrier) * sqrt (2 * integral (10^ (L (f) /10) df)), wobei L (f) das Phasenrauschen in dBc/Hz ist. Zur schnellen Schätzung: -100 dBc/Hz bei einem Offset von 100 kHz bei einem 100-MHz-Takt tragen allein aufgrund dieses Offsets zu etwa 1,6 ps RMS-Jitter bei. Die Integrationsbandbreite ist wichtig — geben Sie für einen fairen Vergleich 12 kHz bis 20 MHz pro JEDEC an.

Wie viel Jitter kann ein 10GbE SerDes tolerieren?

Gemäß IEEE 802.3ae beträgt der maximale Gesamtjitter am 10GBASE-R-Empfänger 0,28 UI Spitze-zu-Peak (28 ps bei 10 Gbit/s). Dieses Budget teilt sich in der Regel auf: 5-10 ps für Referenztaktjitter, 5-10 ps für Sender-Jitter, 10-15 ps für Kanal-ISI und Crosstalk, sodass ein Spielraum von 5-10 ps für die CDR-Wiederherstellung des Empfängers übrig bleibt. Referenztakte für 10 GbE müssen einen Jitter unter 1 ps RMS aufweisen, der über 12 kHz bis 20 MHz integriert ist. Die Anforderungen an 25/100 GbE sind proportional strenger — IEEE 802.3by spezifiziert 0,14 UI für 25 Gbit/s.

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