Análisis de impedancia PDN: resonancias de cavidad, optimización del desacoplamiento y perfil de impedancia plano

El problema invisible en cada PCB de alta velocidad

Su riel central de 1,0 V se ve limpio en un osciloscopio. La especificación reguladora del LDO indica una ondulación de 50 mV y tú mides 30 mV. Todo parece ir bien: hasta que la FPGA no se configura, el controlador DDR produce errores de ECC ocasionales o las derivaciones de RF de la interfaz aparecen con compensaciones inesperadas.

La impedancia de la red de suministro de energía (PDN) es la causa de más fallos en las placas de lo que la mayoría de los ingenieros creen. El riel de tensión no es solo una ondulación en la frecuencia de conmutación: es un medio de transmisión con impedancias, resonancias y antirresonancias que dependen de la frecuencia y que la demanda actual del procesador excita en un ancho de banda de varios cientos de megahercios de corriente continua. El objetivo de ingeniería es lograr un perfil de impedancia PDN plano y bajo en todo el ancho de banda, y esto requiere modelar las resonancias de las cavidades, no solo colocar condensadores masivos.

En este tutorial se utiliza el analizador de impedancia PDN para diseñar la red de suministro de energía para un raíl central FPGA de gama media.

Impedancia objetivo: trabajando a la inversa con respecto al presupuesto de dV

El primer cálculo es la impedancia objetivo:

Para un raíl de núcleo de 1,0 V con un margen de ondulación de ± 5% y un transitorio de 2 A en el peor de los casos (conmutación LUT), el objetivo es:Este objetivo de 25 mΩ debe alcanzarse desde corriente continua hasta la frecuencia más alta en la que se produzcan transitorios de corriente significativos (para este FPGA, aproximadamente 300 MHz). Introduzca los parámetros del VRM: inductancia de 100 μH (un convertidor de punto de carga típico), DCR de 5 mΩ y ancho de banda de 10 MHz (el ancho de banda de bucle cerrado del regulador POL). Estos parámetros determinan dónde el VRM deja de proporcionar una regulación efectiva y dónde deben tomar el relevo los condensadores.

Resonancias de cavidades de pares de planos

Una placa de cuatro capas de 100 mm × 80 mm con un FR-4 de 4 mil entre los planos de alimentación y tierra tiene una impedancia característica y modos de resonancia que parecen circuitos LC en el perfil de impedancia de la PDN. La frecuencia de resonancia de cavidad más baja es:

Para (m=1, n=0) en una placa de 100 mm con FR-4 (μ_r = 4.3):Introduzca las dimensiones de la placa y la constante dieléctrica en la herramienta. La gráfica de impedancia muestra inmediatamente los picos antirresonantes: picos agudos a 723 MHz, 1,03 GHz y 1,26 GHz en los que la cavidad parece un resonador LC de alta impedancia. Entre estos picos, la impedancia de la cavidad disminuye; los planos realmente ayudan. Pero sin los condensadores de desacoplamiento, la impedancia supera el objetivo de 25 mΩ en la mayor parte de la banda de 10 MHz a 300 MHz.

Selección de condensadores: por qué es importante la base de datos

La herramienta incluye una base de datos de condensadores MLCC 0402, 0201 y 0105 comunes con valores medidos de ESR, ESL y capacitancia. Esto es importante porque la frecuencia autorresonante (SRF) de un condensador determina dónde proporciona su impedancia mínima:

Un condensador 0402 de 100 nF con ESL de 400 pH resuena a 25 MHz. Por debajo de esa frecuencia se comporta como un condensador; por encima de ella, como un inductor. Un 0201 de 1 nF con un ESL de 150 pH resuena a 130 MHz. El diseño eficaz de la PDN escalona varios valores de los condensadores para mantener la cascada de resonancias por debajo de la impedancia objetivo, una técnica denominada intercalación de valores de condensadores.

Ejecutar el optimizador de algoritmos genéticos

Establezca el objetivo de optimización: alcance Z < 25 mΩ de corriente continua a 300 MHz, utilizando la biblioteca de condensadores con un máximo de 20 condensadores en total. Habilite el algoritmo genético con 300 generaciones.

El GA minimiza una función de acondicionamiento físico que penaliza las infracciones de impedancia por encima del número objetivo y total de condensadores. Tras la convergencia (normalmente de 200 a 250 generaciones para este tamaño de placa), el optimizador selecciona:

• 4× 10 μF 0402 (a granel, cubre 100 kHz—5 MHz)
• 6 × 100 nF 0402 (frecuencia media, cubre de 5 a 50 MHz)
• 6× 10 nF 0201 (alta frecuencia, cubre 50-200 MHz)
• 4 × 1 nF 0201 (cubre entre 200 y 500 MHz)

El perfil de impedancia resultante es plano, de 8 a 15 mΩ, de 100 kHz a 280 MHz, muy por debajo del objetivo de 25 mΩ. Por encima de los 300 MHz, predominan las resonancias de la cavidad y la impedancia aumenta, pero no existen transitorios de corriente significativos en esas frecuencias para esta FPGA.

El historial de convergencia le indica si necesita más condensadores

Observe el gráfico del historial de convergencia a medida que avanza la GA. Un estancamiento después de la generación 100, con una aptitud aún por encima del límite, significa que se ha alcanzado el mínimo local. Intente añadir otro tipo de condensador de alta frecuencia a la biblioteca permitida. Una disminución suave y monótona de la aptitud física hasta llegar a cero significa que el objetivo es alcanzable con menos condensadores que el máximo.

Para el presupuesto de 20 condensadores de este ejemplo, la convergencia alcanza una aptitud cero en la generación 180. Si se reduce el presupuesto a 16 condensadores, se sigue consiguiendo una aptitud nula (los límites de 4 × 1 nF no son necesarios por debajo de los 300 MHz), lo que permite ahorrar área de placa y costes de la lista de materiales.

El problema de la antirresonancia

Un resultado que la herramienta destaca de inmediato: la antirresonancia entre los condensadores de 10 μF y 100 nF a aproximadamente 8 MHz. Cuando el límite de 10 μF pasa del comportamiento capacitivo al inductivo y el límite de 100 nF pasa del capacitivo al capacitivo, los dos condensadores forman un circuito LC paralelo con un pico de alta impedancia. La herramienta lo muestra como un pico a 8 MHz.

La solución es agregar una resistencia de amortiguación en serie con uno de los valores del condensador, o agregar un valor intermedio de 1 μF para cerrar la brecha. Esto último es lo que descubre la GA cuando funciona sin restricciones presupuestarias: coloca de forma independiente los condensadores de 1 μF exactamente donde aparecería la antirresonancia.

Este es el punto central del diseño de las PDN: no solo se evita el ruido, sino que se diseña un espectro de impedancia. La GA descubre lo que han codificado décadas de heurística basada en la experiencia, y lo hace en menos de 30 segundos.

[Analizador de impedancia PDN] (/tools/pdn-impedance)