Impedancia de PDN: consejos de desacoplamiento y resonancia de cavidades

El problema invisible en cada PCB de alta velocidad

El riel central de 1,0 V se ve limpio en el osciloscopio. La especificación del reglamento LDO dice que una ondulación de 50 mV es igual a 30 mV. Todo parece ir bien: hasta que la FPGA no se configura, el controlador DDR produce errores de ECC ocasionales o las derivaciones de RF de la interfaz aparecen con compensaciones inesperadas.

La impedancia de la red de suministro de energía es la culpable de más fallas en la placa de lo que la mayoría de los ingenieros creen. El riel de tensión no es solo una ondulación en la frecuencia de conmutación, sino que es un medio de transmisión con impedancias, resonancias y antirresonancias que dependen de la frecuencia y que la demanda actual del procesador genera en un ancho de banda que va desde la corriente continua hasta varios cientos de megahercios. El objetivo de ingeniería es conseguir un perfil de impedancia PDN plano y bajo en todo el ancho de banda, y para ello es necesario modelar las resonancias de las cavidades, no solo dispersar grandes cantidades de condensadores por la placa con la esperanza de obtener lo mejor.

Este tutorial utiliza el analizador de impedancia PDN para diseñar la red de suministro de energía para un raíl central FPGA de rango medio. Veremos exactamente por qué un riel aparentemente limpio aún puede causar fallas intermitentes y cómo solucionarlo de manera sistemática.

Impedancia objetivo: trabajar al revés con respecto al presupuesto de dV

Comience con el cálculo de la impedancia objetivo:

Para un raíl de núcleo de 1,0 V con un margen de ondulación de ± 5% y un transitorio de 2 A en el peor de los casos (conmutación LUT), el objetivo es:

Este objetivo de 25 mΩ debe alcanzarse desde la corriente continua hasta la frecuencia más alta en la que se produzcan transitorios de corriente significativos (para este FPGA, aproximadamente 300 MHz). La mayoría de los ingenieros se detienen aquí y utilizan condensadores para solucionar el problema. Eso es un error.

Introduzca los parámetros del VRM: DCR de 5 mΩ y ancho de banda de 10 MHz (el ancho de banda de bucle cerrado del regulador POL, y el máximo que acepta la herramienta). No hay campo de inductancia del VRM: la herramienta deriva la inductancia de salida del VRM a partir de esos dos valores, $L_{VRM} = R_{DC} / (2\pi f_{BW})$, que aquí es de 80 pH. En serie con ella va la inductancia de la placa, el camino del regulador a los planos a través de vías, pistas y conector: es una entrada propia, de 1 nH por defecto, y este recorrido la deja en ese valor. Estos parámetros determinan dónde el VRM deja de proporcionar una regulación eficaz y dónde deben tomar el relevo los condensadores. El regulador corrige la caída de tensión hasta su ancho de banda de 10 MHz, pero el camino de alimentación ya alcanza 25 mΩ a unos 3,6 MHz, así que por encima de unos pocos megahercios está solo: los condensadores tienen que mantener estable el raíl.

Resonancias de cavidades de pares de planos

Aquí es donde se pone interesante. Una placa de cuatro capas de 100 mm × 80 mm con un FR-4 de 4 mil entre los planos de alimentación y tierra no es solo un conductor pasivo, es una cavidad resonante. Los planos paralelos forman una guía de ondas con carga dieléctrica que admite los modos de onda estacionaria, y esos modos aparecen como circuitos LC en el perfil de impedancia de la PDN.

La frecuencia de resonancia de cavidad más baja es:

Para el modo (m=1, n=0) en una placa de 100 mm con FR-4 (ε_r = 4.3):

Introduzca la placa en la herramienta: ancho de 100 mm, largo de 80 mm, constante dieléctrica de 4,3, separación entre planos de 0,1016 mm (4 mil) y la tangente de pérdidas por defecto de 0,02. Sitúe el puerto donde están los pines de alimentación de la FPGA, en x = 25 mm, y = 20 mm, deje el tamaño del puerto en su valor por defecto, un cuadrado de 1 mm, y haga un barrido de 1 kHz a 2 GHz. El puerto necesita un tamaño porque la suma modal de la cavidad nunca converge en un solo punto. La traza de la cavidad sola en la gráfica de impedancia muestra de inmediato los picos antirresonantes: picos agudos a 723 MHz (TM10), 904 MHz (TM01) y 1,16 GHz (TM11), donde la cavidad se comporta como un resonador LC de alta impedancia. La tabla de resonancias enumera cuatro modos más por debajo de 2 GHz, pero este puerto está en un nulo de todos ellos, así que no aparecen como picos, y la tabla los marca como no visibles en este puerto. Si deja el puerto en blanco, la herramienta lo sitúa en el punto a un tercio de la placa, aquí (33,3 mm, 26,7 mm), donde aparecen los siete: $\cos(m\pi/3)$ nunca es cero, así que ningún modo tiene allí un nulo. En el centro de la placa desaparecerían también los tres primeros, porque el centro es un nulo de todos los modos con un índice impar. Entre estos picos, la impedancia de la cavidad, de hecho, cae; los planos le ayudan. Sin embargo, sin condensadores de desacoplamiento, la impedancia supera el objetivo de 25 mΩ de 3,6 MHz a 266 MHz, la mayor parte de la banda en la que la FPGA genera corrientes transitorias, y cerca de 84 MHz alcanza decenas de ohmios, donde la inductancia de alimentación resuena con los 3,0 nF de los planos. Su única caída por debajo del objetivo en ese tramo, de 266 a 299 MHz, es la resonancia serie de los propios planos: sus 3,0 nF frente a la inductancia de propagación entre el puerto y el resto del plano.

Estos modos de cavidad son la razón por la que no puedes confiar únicamente en que «los planos son un gran condensador», sino solo en frecuencias específicas. En los picos de antirresonancia, son más que inútiles.

Selección de condensadores: por qué es importante la base de datos

El optimizador de la herramienta trabaja con una base de datos integrada de siete MLCC: 1 nF, 10 nF, 100 nF y 1 μF en 0402, 10 μF en 0603, 47 μF en 0805 y 100 μF en 1206, cada uno con una ESR y una ESL típicas. Esto no es solo una cuestión de conveniencia: es fundamental porque la frecuencia autorresonante (SRF) de un condensador determina dónde proporciona su impedancia mínima:

Un condensador 0402 de 100 nF con ESL de 400 pH resuena a 25 MHz. Por debajo de esa frecuencia se comporta como un condensador; por encima de ella, como un inductor. Un 0402 de 1 nF con una ESL de 300 pH resuena a 291 MHz. El diseño eficaz de la PDN escalona varios valores de los condensadores para mantener una cascada de resonancias por debajo de la impedancia objetivo, una técnica denominada intercalación de valores de condensadores.

No puedes simplemente elegir valores arbitrarios y esperar que funcionen. La ESL importa más de lo que la mayoría de los ingenieros piensan. He visto placas con veinte condensadores de 100 nF que siguen fallando porque todos tienen el mismo tamaño de paquete y todos resuenan a la misma frecuencia, lo que deja huecos en el perfil de impedancia, donde los transitorios provocan una caída de tensión.

Ejecución del optimizador de algoritmos genéticos

Establezca el objetivo de optimización: una impedancia objetivo de 25 mΩ, con un máximo de 20 condensadores en total. La herramienta fija la banda para la que diseña y que juzga: desde el inicio del barrido hasta el 80 % del primer modo de cavidad de la placa (o hasta el final del barrido, si llega antes), aquí de 1 kHz a 578 MHz, por debajo del TM10 a 723 MHz, lo que cubre los 300 MHz que necesita esta FPGA. Por encima de ese límite, es la cavidad del par de planos, no los condensadores, la que fija la impedancia. El tamaño del algoritmo genético depende del carril: 150 generaciones de 200 diseños candidatos en el carril gratuito, 400 de 400 en el carril de pago.

El GA clasifica los diseños en dos etapas. La primera es un único número: la peor relación entre la impedancia y el objetivo en cualquier punto de esa banda, porque con un objetivo plano el peor punto fija la caída de tensión. Por debajo de 1, se cumple el objetivo. Los diseños a menos de 0,1 dB del peor caso más bajo cuentan como empatados, y entre ellos la herramienta toma el que mantiene más bajo el resto de la banda, evaluado frente al objetivo donde el presupuesto puede alcanzarlo y frente al mínimo alcanzable, la impedancia más baja que logra cualquier diseño dentro del presupuesto, donde no puede. El resultado enumera esas frecuencias como inalcanzables, cada rango con su mínimo alcanzable, y el veredicto las cuenta. Tras la última generación, los mejores diseños encontrados se refinan de un movimiento en uno (añadir, quitar o cambiar un condensador), juzgados con las mismas dos etapas sobre el peor caso real entre los puntos de la rejilla, hasta que ningún movimiento aislado mejora la clasificación; una nueva ejecución con otra semilla aleatoria devuelve el mismo diseño. No penaliza el número de condensadores, así que normalmente gasta todo el presupuesto. Encontrar el número mínimo que siga cumpliendo la especificación de impedancia es tarea suya, y es importante, porque cada condensador cuesta dinero, área de placa y tiempo de montaje.

En el carril gratuito, el mejor diseño deja de mejorar en la tercera generación, y el optimizador selecciona:

• 1× 1 μF 0402 (SRF 7 MHz)
• 1× 100 nF 0402 (SRF 25 MHz)
• 14× 10 nF 0402 (SRF 85 MHz)
• 4× 1 nF 0402 (SRF 291 MHz)

Ese diseño no cumple. El perfil parte de los 5 mΩ del regulador y supera el objetivo a unos 2,7 MHz; se mantiene por encima hasta 45 MHz, con un pico de 46 mΩ cerca de 16 MHz, y vuelve a superarlo de 175 a 262 MHz, donde alcanza un pico de 78 mΩ a 238 MHz. Ese es el peor caso que indica la herramienta, +9,9 dB sobre el objetivo. A partir de 381 MHz el perfil sube hacia el primer modo de cavidad, y la herramienta marca 473–578 MHz como inalcanzable: ninguna combinación de 20 piezas de su biblioteca baja de 25,11 mΩ ahí. El veredicto cubre toda la banda, pero esta FPGA no genera transitorios de corriente significativos por encima de 300 MHz, así que las violaciones que importan aquí son las que quedan por debajo. Si alimentara un dispositivo más rápido, tendría que extender la región de baja impedancia a frecuencias más altas.

Lo que es destacable es que la GA descubre la misma estrategia de escalonamiento de condensadores que los ingenieros experimentados en integridad de la energía utilizan de forma intuitiva. No se trata de magia, sino de explorar sistemáticamente el espacio de diseño más rápido de lo que se podría hacer a mano.

El historial de convergencia le indica si necesita más condensadores

Consulte el gráfico del historial de convergencia en los resultados. Un estancamiento con la aptitud todavía por encima de 1 significa que el algoritmo no encuentra una solución con los condensadores permitidos. La biblioteca es fija, así que la palanca es el presupuesto: aumente el número máximo de condensadores.

Una curva que baja de 1 significa que se cumple el objetivo, y cuánto baja indica el margen que compra el presupuesto. Esta información es útil para la optimización de costes. Eso sí, la curva es la peor relación en la rejilla de frecuencias, mientras que el veredicto juzga el peor caso refinado, que la herramienta busca entre los puntos de la rejilla, así que el veredicto puede ser algo más alto que el último valor de la curva.

Con el presupuesto de 20 condensadores de este ejemplo, la curva se aplana en 3,12 en la tercera generación y ya no se mueve: el GA no encuentra ninguna combinación de 20 piezas de la biblioteca que mantenga esta placa en 25 mΩ. Aumente el presupuesto y vuelva a ejecutarlo. Con 40 condensadores, el mejor diseño sigue sin cumplir, por 1,9 dB; con 50 cumple, con 23,6 mΩ; con 80, el peor caso baja a 14,0 mΩ, 5,0 dB por debajo del objetivo, con 72 de las 80 piezas en 1 nF y 10 nF. Reducir el presupuesto hasta que una ejecución falle es la forma de encontrar la lista de materiales más pequeña que funciona.

El problema de la antirresonancia

Un resultado que la herramienta destaca de inmediato: la antirresonancia entre los condensadores de 10 nF y 1 nF a unos 238 MHz. Se trata de una trampa clásica. Por encima de su SRF de 85 MHz, los condensadores de 10 nF son inductivos, mientras que los de 1 nF siguen siendo capacitivos hasta 291 MHz, igual que los planos hasta su resonancia serie cerca de 280 MHz; entre ambos puntos, el banco inductivo de 10 nF y el banco capacitivo de 1 nF junto con los planos forman un circuito LC paralelo con un pico de alta impedancia. La herramienta lo muestra como el pico de 78 mΩ a 238 MHz y, si el procesador demanda una corriente transitoria con una energía significativa a esa frecuencia, observará una caída de tensión aunque tenga capacitancia de sobra en la placa.

La solución consiste en añadir una resistencia de amortiguación en serie con uno de los valores de condensador (normalmente de 0,1-1 Ω, lo que elimina la Q de la resonancia sin aumentar significativamente la impedancia en otras frecuencias), o añadir un valor intermedio para cerrar la brecha. La biblioteca de la herramienta no tiene ningún valor entre 1 nF y 10 nF, así que, al aumentar el presupuesto, el GA recurre a la fuerza bruta: más de ambos. Con 80 condensadores, la antirresonancia sigue ahí, cerca de 250 MHz, pero reducida a 14,0 mΩ.

Esta es la idea central del diseño de PDN: no solo se evita el ruido, sino que se diseña un espectro de impedancia. Los condensadores, la impedancia de salida del VRM, los modos de cavidad plana y las inductancias de vía interactúan para crear un perfil de impedancia complejo que depende de la frecuencia. La GA descubre lo que han codificado décadas de heurística basada en la experiencia, y lo hace en menos de 30 segundos, sin necesidad de calcular manualmente cada resonancia y antirresonancia.

Puede repetir el diseño, ajustar la impedancia objetivo, cambiar las dimensiones de la placa o intercambiar topologías de VRM y ver de inmediato el impacto en el perfil de impedancia. Ese ciclo de retroalimentación es lo que hace que el diseño de PDN pase de ser arte negro a ingeniería.