Impedancia de PDN: consejos de desacoplamiento y resonancia de cavidades

El problema invisible en cada PCB de alta velocidad

Su riel central de 1,0 V se ve limpio en el visor. La especificación del reglamento LDO dice que una ondulación de 50 mV es igual a 30 mV. Todo parece ir bien: hasta que la FPGA no se configura, el controlador DDR produce errores de ECC ocasionales o las derivaciones de RF de la interfaz aparecen con compensaciones inesperadas.

La impedancia de la red de suministro de energía es la causa de más fallos en las placas de lo que la mayoría de los ingenieros creen. El riel de tensión no es solo una ondulación en la frecuencia de conmutación, sino que es un medio de transmisión con impedancias, resonancias y antirresonancias que dependen de la frecuencia y que la demanda actual del procesador genera en un ancho de banda que va desde la corriente continua hasta varios cientos de megahercios. El objetivo de ingeniería es conseguir un perfil de impedancia PDN plano y bajo en todo el ancho de banda, y para ello es necesario modelar las resonancias de las cavidades, no solo dispersar grandes cantidades de condensadores por la placa con la esperanza de obtener lo mejor.

En este tutorial se utiliza el analizador de impedancia PDN para diseñar la red de suministro de energía para un raíl central FPGA de rango medio. Veremos exactamente por qué un riel aparentemente limpio aún puede causar fallas intermitentes y cómo solucionarlo de manera sistemática.

Impedancia objetivo: trabajando a la inversa con respecto al presupuesto de dV

Comience con el cálculo de la impedancia objetivo:

Para un raíl con núcleo de 1,0 V con un margen de ondulación de ± 5% y un transitorio de 2 A (conmutación LUT), en el peor de los casos, el objetivo es:Este objetivo de 25 mΩ debe alcanzarse desde corriente continua hasta la frecuencia más alta en la que se produzcan transitorios de corriente significativos (en este FPGA, aproximadamente 300 MHz). La mayoría de los ingenieros se detienen aquí y utilizan condensadores para solucionar el problema. Eso es un error.

Introduzca los parámetros del VRM: inductancia de 100 μH (típica de un convertidor de punto de carga), DCR de 5 mΩ y ancho de banda de 10 MHz (el ancho de banda de bucle cerrado del regulador POL). Estos parámetros determinan dónde el VRM deja de proporcionar una regulación efectiva y dónde deben tomar el relevo los condensadores. Por debajo de 10 MHz, el regulador corrige activamente la caída de tensión. Por encima de eso, estás solo: los condensadores tienen que mantener estable el raíl.

Resonancias de cavidades de pares de planos

Aquí es donde se pone interesante. Una placa de cuatro capas de 100 mm × 80 mm con un FR-4 de 4 mil entre los planos de alimentación y tierra no es solo un conductor pasivo, es una cavidad resonante. Los planos paralelos forman una guía de ondas con carga dieléctrica que admite los modos de onda estacionaria, y esos modos aparecen como circuitos LC en el perfil de impedancia de la PDN.

La frecuencia de resonancia de cavidad más baja es:

Para el modo (m=1, n=0) en una placa de 100 mm con FR-4 (μ_r = 4.3):Introduzca las dimensiones de la placa y la constante dieléctrica en la herramienta. La gráfica de impedancia muestra inmediatamente los picos antirresonantes: picos agudos a 723 MHz, 1,03 GHz y 1,26 GHz en los que la cavidad parece un resonador LC de alta impedancia. Entre estos picos, la impedancia de la cavidad, de hecho, cae; los planos le ayudan. Sin embargo, sin los condensadores de desacoplamiento, la impedancia supera el objetivo de 25 mΩ en la mayor parte de la banda de 10 MHz a 300 MHz en la que la FPGA produce corrientes transitorias.

Estos modos de cavidad son la razón por la que no puedes confiar únicamente en que «los aviones son un gran condensador», sino que lo son solo en frecuencias específicas. En los picos de antirresonancia, son más que inútiles.

Selección de condensadores: por qué es importante la base de datos

La herramienta incluye una base de datos de condensadores MLCC 0402, 0201 y 0105 comunes con valores medidos de ESR, ESL y capacitancia. Esto no es solo una cuestión de conveniencia: es fundamental porque la frecuencia autorresonante (SRF) de un condensador determina dónde proporciona su impedancia mínima:

Un condensador 0402 de 100 nF con ESL de 400 pH resuena a 25 MHz. Por debajo de esa frecuencia se comporta como un condensador; por encima de ella, como un inductor. Un 0201 de 1 nF con un ESL de 150 pH resuena a 130 MHz. El diseño eficaz de la PDN escalona varios valores de los condensadores para mantener una cascada de resonancias por debajo de la impedancia objetivo, una técnica denominada intercalación de valores de condensadores.

No puedes simplemente elegir valores arbitrarios y esperar que funcionen. La ESL importa más de lo que la mayoría de los ingenieros piensan. He visto placas con veinte condensadores de 100 nF que siguen fallando porque todos tienen el mismo tamaño de paquete y todos resuenan a la misma frecuencia, lo que deja huecos en el perfil de impedancia, donde los transitorios provocan una caída de tensión.

Ejecutando el optimizador de algoritmos genéticos

Establezca el objetivo de optimización: alcance Z < 25 mΩ de corriente continua a 300 MHz, utilizando la biblioteca de condensadores con un máximo de 20 condensadores en total. Habilite el algoritmo genético con 300 generaciones.

El GA minimiza una función de aptitud que penaliza las violaciones de impedancia por encima del objetivo y el recuento total de condensadores. Está intentando encontrar la cantidad mínima de condensadores que sigan cumpliendo con las especificaciones de impedancia, porque cada condensador cuesta dinero, área de placa y tiempo de montaje.

Tras la convergencia (normalmente de 200 a 250 generaciones para este tamaño de placa), el optimizador selecciona:

• 4× 10 μF 0402 (a granel, cubre 100 kHz—5 MHz)
• 6 × 100 nF 0402 (frecuencia media, cubre de 5 a 50 MHz)
• 6× 10 nF 0201 (alta frecuencia, cubre 50-200 MHz)
• 4 × 1 nF 0201 (cubre entre 200 y 500 MHz)

El perfil de impedancia resultante es plano, de 8 a 15 mΩ, de 100 kHz a 280 MHz, muy por debajo del objetivo de 25 mΩ. Por encima de los 300 MHz, predominan las resonancias de la cavidad y la impedancia aumenta, pero no existen transitorios de corriente significativos en esas frecuencias para esta FPGA. Si estuvieras conduciendo un dispositivo más rápido, tendrías que extender la región de impedancia plana a una frecuencia más alta.

Lo más destacable es que el GA descubre la misma estrategia de escalonamiento de condensadores que los ingenieros experimentados en integridad energética utilizan de forma intuitiva. No se trata de magia, sino de explorar sistemáticamente el espacio de diseño más rápido de lo que se podría hacer a mano.

La historia de la convergencia te indica si necesitas más condensadores

Observe el gráfico del historial de convergencia a medida que avanza la GA. Un estancamiento después de la generación 100, con una aptitud aún por encima del límite, significa que se ha alcanzado un mínimo local; el algoritmo no puede encontrar una solución con los tipos de condensadores disponibles. Prueba a añadir otro tipo de condensador de alta frecuencia a la biblioteca permitida o aumenta el número máximo de condensadores.

Una disminución suave y monótona de la aptitud física a cero significa que el objetivo es alcanzable con menos condensadores que el máximo. Esta información es útil para la optimización de costos.

Para el presupuesto de 20 condensadores de este ejemplo, la convergencia alcanzará una aptitud cero en la generación 180. Si se reduce el presupuesto a 16 condensadores, se sigue consiguiendo una aptitud nula: los límites de 4 × 1 nF son innecesarios por debajo de los 300 MHz. Esto supone un ahorro en el área de la placa y en los costes de la lista de materiales sin comprometer el rendimiento. La mayoría de los ingenieros habrían colocado los 20 condensadores por motivos de seguridad, que es exactamente el tipo de sobrediseño que aumenta los costos.

El problema de la antirresonancia

Un resultado que la herramienta destaca de inmediato: la antirresonancia entre los condensadores de 10 μF y 100 nF a aproximadamente 8 MHz. Se trata de una trampa clásica. Cuando el límite de 10 μF pasa del comportamiento capacitivo al inductivo y el límite de 100 nF sigue siendo capacitivo, los dos condensadores forman un circuito LC paralelo con un pico de alta impedancia. La herramienta lo muestra como un pico a 8 MHz y, si el procesador emite una corriente transitoria con una cantidad significativa de energía a esa frecuencia, observará una caída de tensión aunque tenga suficiente capacitancia en la placa.

La solución consiste en añadir una resistencia de amortiguación en serie con uno de los valores del condensador (normalmente de 0,1 a 1 Ω, lo que elimina la Q de la resonancia sin aumentar significativamente la impedancia en otros lugares), o añadir un valor intermedio de 1 μF para cerrar la brecha. Esto último es lo que descubre la GA cuando funciona sin restricciones presupuestarias: coloca de forma independiente los condensadores de 1 μF exactamente donde aparecería la antirresonancia.

Esta es la idea central del diseño de las PDN: no solo se evita el ruido, sino que se diseña un espectro de impedancia. Los condensadores, la impedancia de salida del VRM, los modos de cavidad plana y las inductancias de vía interactúan para crear un perfil de impedancia complejo que depende de la frecuencia. La GA descubre lo que han codificado décadas de heurística basada en la experiencia, y lo hace en menos de 30 segundos, sin necesidad de calcular manualmente cada resonancia y antirresonancia.

Puede repetir el diseño, ajustar la impedancia objetivo, cambiar las dimensiones de la placa o intercambiar topologías de VRM y ver de inmediato el impacto en el perfil de impedancia. Ese ciclo de retroalimentación es lo que convierte el diseño de PDN de arte negro a ingeniería.

Analizador de impedancia PDN