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PCB

Calculadora de Condensador de Desacoplo

Calcula el valor y posición óptimos de condensadores de desacoplo para eliminar ruido de alimentación.

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Fórmula

fSRF=1/(2π√(ESL⋅C)),Z=√(ESR2+(XC−XL)2)f_SRF = 1 / (2π√(ESL·C)), Z = √(ESR² + (X_C − X_L)²)
C— Capacitancia (F)
ESR— Resistencia en serie equivalente (Ω)
ESL— Inductancia en serie equivalente (H)
f_SRF— Frecuencia autorresonante (Hz)
Z— Impedancia (Ω)

Cómo Funciona

La calculadora de condensadores de desacoplamiento determina los valores y la ubicación óptimos de los condensadores para la supresión del ruido de la fuente de alimentación, algo esencial para la integridad de la alimentación de los circuitos integrados digitales, el diseño de PDN de FPGA y el cumplimiento de las normas de compatibilidad electromagnética. Los ingenieros de la PDN utilizan esta tecnología para lograr una impedancia objetivo inferior a 100 mohm en una corriente continua a 500 MHz, lo que evita que el ruido del suministro altere la integridad de la señal.

Según el «Diseño de sistemas digitales de alta velocidad» de Smith, la reactancia capacitiva Xc = 1/ (2 x pi x f x C) establece la impedancia de baja frecuencia, pero la ESL (inductancia en serie equivalente, normalmente de 0,5 a 2 nH) y la ESR crean un pico resonante en f_SRF = 1/ (2 x pi x sqrt (ESL x C)). Un condensador 0402 de 100 nF con ESL de 0,7 nH resuena a 19 MHz; por encima de esto, se vuelve inductivo y pierde la eficacia del desacoplamiento.

Según las directrices de PDN del IPC-2152, lograr una impedancia plana requiere varios valores de condensadores en paralelo: 10 uF (resuena a 500 kHz) cubre las frecuencias bajas; 100 nF (resuena a 19 MHz) cubre la banda media; 10 nF (resuena a 60 MHz) y 1 nF (resuena a 200 MHz) extienden la cobertura a cientos de MHz. Cada valor se superpone a la región inductiva del siguiente.

La ubicación es fundamental: según Johnson/Graham, cada mm de traza agrega aproximadamente 1 nH de inductancia al ESL efectivo del condensador. Un condensador de 100 nF colocado a 10 mm de una clavija de alimentación IC tiene una inductancia adicional de 10 nH, lo que hace que el SRF pase de 19 MHz a 5 MHz y reduce el desacoplamiento de alta frecuencia en 12 dB. Coloque los condensadores de desacoplamiento a menos de 3 mm de los pines de alimentación.

Ejemplo Resuelto

Problema: Diseñe el desacoplamiento para una FPGA de 1,8 V con una corriente transitoria de 200 mA en 2 ns (di/dt = 100 mA/s), impedancia PDN objetivo < 50 mohm a 100 MHz.

Solución según Smith:

  1. Impedancia objetivo: z_Target = DeltaV_max/DeltaI = 0.09 V (5% de 1.8 V) /0.2 A = 450 mohm... demasiado alta. Utilice un objetivo transitorio de 90 mV/2A = 45 mohm.
  2. A 100 MHz, se necesita una capacitancia total para proporcionar Xc < 45 mohm: C > 1/ (2 x pi x 100e6 x 0,045) = 35 nF
  3. Pero el ESL limita el rendimiento: necesita varios condensadores con bandas SRF superpuestas.
  4. Diseño: 2 x 10 uF (volumen, SRF ~500 kHz), 4 x 100 nF (SRF ~19 MHz), 4 x 10 nF (SRF ~60 MHz), 2 x 1 nF (SRF ~200 MHz)
  5. Impedancia paralela a 100 MHz: 4 condensadores de 10 nF en paralelo = 4/ (2 x pi x 100e6 x 10e-9) = 15 mohm con respecto a la capacitancia; la ESR y la ESL añaden unos 10 mohm.
  6. Total: ~25 mohm a 100 MHz: cumple con el objetivo de 45 mohm con un margen.
Ubicación: todos los condensadores a menos de 3 mm de distancia de los pines de alimentación FPGA están en la misma capa (sin vías en el trayecto).

Consejos Prácticos

  • ✓Utilice los paquetes 0402 o 0201 para obtener el mejor rendimiento de alta frecuencia: el 0402 tiene un ESL de 0,7 nH frente a 1,2 nH del 0805, lo que amplía el ancho de banda utilizable en un 30% según las notas de la aplicación TDK.
  • ✓Siga la «regla 1-2-4»: 1 x 10 uF a granel, 2 x 100 nF por pin de alimentación, 4 x 10 nF distribuidos en toda la zona del troquel; proporciona una impedancia plana de 100 kHz a 200 MHz según las guías de diseño de FPGA de Intel.
  • ✓Mida la impedancia de la PDN con VNA: la precisión de la simulación es de +/ -30%; la medición real revela las resonancias de los planos de la PCB y a través de campos que dominan por encima de los 100 MHz.

Errores Comunes

  • ✗Utilizando un único valor de condensador grande: un condensador de 10 uF proporciona <1 mohm at 10 kHz but >100 ohmios a 100 MHz debido al ESL. Debe usar varios valores para la cobertura de banda ancha según el IPC-2152.
  • ✗Ignorando por inductancia en la ruta de desacoplamiento: una sola vía de 0,3 mm añade 1,5 nH, comparable al ESL de un condensador. Utilice varias vías o coloque el condensador en la misma capa que el pin de alimentación, según Johnson/Graham.
  • ✗Colocación de los condensadores lejos del circuito integrado: cada 5 mm de traza añade una inductancia de 5 nH, lo que reduce el SRF en cuadrados (5/0,7) = 2,7 veces y reduce la eficacia de las altas frecuencias en 8 dB.

Preguntas Frecuentes

Proporcione almacenamiento de carga local para abastecer las demandas de corriente transitoria sin caída de voltaje. Según Smith, una conmutación de circuitos integrados de 1 A en 1 ns necesita 1 nC de carga; si la inductancia de la PDN es de 10 nH, la tensión de alimentación caería 10 V sin condensadores locales. Los condensadores de desacoplamiento proporcionan esta carga dentro de los requisitos de temporización del circuito integrado.
Haga coincidir el SRF con la frecuencia del ruido. <1 MHz (bulk); 100 nF for 1-30 MHz (primary decoupling); 10 nF for 30-100 MHz; 1-10 nF for >Según IPC-2152:10-100 uF para 100 MHz. Utilice valores múltiples: ningún condensador cubre más de 1 década de manera efectiva. Las hojas de datos de los fabricantes de circuitos integrados suelen especificar los valores requeridos.
Solo para el desacoplamiento masivo/de baja frecuencia por debajo de 1 MHz. Los electrolíticos tienen una ESR (0,1-1 ohmios) y un ESL (5-20 nH) altos en comparación con las cerámicas MLCC (ESR < 10 mohm, ESL < 1 nH). Los electrolíticos tienen una ESR (0,1-1 ohmios) y un ESL (5-20 nH) altos en comparación con las cerámicas MLCC (ESR < 10 mohm, almacenamiento masivo ESL10 uF, MLCC para todos los desacoplamientos de alta frecuencia).
Todos los condensadores reales tienen inductancia parásita (ESL) de los cables y electrodos internos. Cuando f_SRF = 1/ (2 x pi x sqrt (ESL x C)), las reactancias capacitivas e inductivas se cancelan y solo queda la ESR. Por encima del SRF, el condensador es inductivo. Para MLCC de 100 nF: el SRF suele ser de 15 a 25 MHz; para 10 nF: 50-80 MHz; para 1 nF: 150-300 MHz.
Regla empírica según las guías de diseño de Intel/Xilinx: mínimo 1 condensador por pin de alimentación, más 1 condensador masivo por raíl de alimentación. Para FPGA: de 0,5 a 1 condensador por pin de alimentación para diseños de baja velocidad; de 2 a 3 por pin para diseños de alta velocidad (>500 MHz). El número total de condensadores suele ser de 50 a 200 en el caso de FPGA de gran tamaño, lo que supone un consumo del 10 al 20% del área de la placa.

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