Analyse d'impédance PDN : résonances de cavité, optimisation du découplage et profil d'impédance plat

Le problème invisible de chaque circuit imprimé à haute vitesse

Votre rail central de 1,0 V semble propre sur un oscilloscope. La spécification de régulation LDO indique une ondulation de 50 mV et vous mesurez 30 mV. Tout semble aller pour le mieux : jusqu'à ce que le FPGA ne parvienne pas à se configurer, que le contrôleur DDR génère des erreurs ECC occasionnelles ou que les spurs frontaux RF apparaissent à des décalages inattendus.

L'impédance du réseau de distribution d'alimentation (PDN) est à l'origine d'un plus grand nombre de pannes de cartes que ne le pensent la plupart des ingénieurs. Le rail de tension ne se contente pas d'onduler à la fréquence de commutation : il s'agit d'un support de transmission dont l'impédance, les résonances et les antirésonances dépendent de la fréquence et que la demande de courant du processeur excite sur une bande passante allant du courant continu à plusieurs centaines de mégahertz. L'objectif de l'ingénierie est d'obtenir un profil d'impédance PDN plat et faible sur l'ensemble de cette bande passante. Cela nécessite de modéliser les résonances des cavités, et pas simplement de placer des condensateurs en vrac.

Cette procédure pas à pas utilise l'analyseur d'impédance PDN pour concevoir le réseau d'alimentation d'un rail central FPGA de milieu de gamme.

Impédance cible : travailler à rebours à partir du budget dV

Le premier calcul est l'impédance cible :

« MATHBLOCK_0 »

Pour un rail central de 1,0 V avec un budget d'ondulation de ± 5 % et un transitoire de 2 A dans le pire des cas (commutation LUT), l'objectif est le suivant :

« MATHBLOCK_1 »

Cet objectif de 25 mΩ doit être atteint du courant continu à la fréquence la plus élevée à laquelle se produisent des transitoires de courant importants, soit environ 300 MHz pour ce FPGA. Entrez les paramètres VRM : inductance de 100 μH (un convertisseur de point de charge typique), DCR de 5 mΩ et bande passante de 10 MHz (la bande passante en boucle fermée du régulateur POL). Ces paramètres déterminent où le VRM cesse de fournir une régulation efficace et où les condensateurs doivent prendre le relais.

Résonances de cavité à paires planes

Une carte à quatre couches de 100 mm × 80 mm avec 4 mil FR-4 entre les plans d'alimentation et de masse possède une impédance caractéristique et des modes de résonance qui apparaissent comme des circuits LC dans le profil d'impédance PDN. La fréquence de résonance de la cavité la plus basse est la suivante :

« MATHBLOCK_2 »

Pour (m=1, n=0) sur une carte de 100 mm avec FR-4 (ν_r = 4,3) :

« MATHBLOCK_3 »

Entrez les dimensions de la carte et la constante diélectrique dans l'outil. Le diagramme d'impédance montre immédiatement les pics d'antirésonance : pointes aiguës à 723 MHz, 1,03 GHz et 1,26 GHz où la cavité ressemble à un résonateur LC à haute impédance. Entre ces pics, l'impédance de la cavité chute : les plans aident réellement. Mais sans condensateurs de découplage, l'impédance dépasse la cible de 25 mΩ sur la majeure partie de la bande 10 MHz à 300 MHz.

Sélection des condensateurs : pourquoi la base de données est importante

L'outil comprend une base de données de condensateurs MLCC 0402, 0201 et 0105 courants avec des valeurs ESR, ESL et de capacité mesurées. Cela est important car la fréquence d'auto-résonance (SRF) d'un condensateur détermine où il fournit son impédance minimale :

« MATHBLOCK_4 »

Un condensateur 100 nF 0402 avec 400 pH ESL résonne à 25 MHz. En dessous de cette fréquence, il se comporte comme un condensateur ; au-dessus, comme un inducteur. Un ESL de 1 nF 0201 à 150 pH résonne à 130 MHz. Une conception PDN efficace échelonne les valeurs de plusieurs condensateurs afin de maintenir la cascade de résonances en dessous de l'impédance cible, selon une technique appelée entrelacement des valeurs de condensateur.

Exécution de l'optimiseur d'algorithme génétique

Définissez l'objectif d'optimisation : atteignez Z < 25 mΩ du courant continu à 300 MHz, en utilisant la bibliothèque de condensateurs avec un maximum de 20 condensateurs au total. Activez l'algorithme génétique sur 300 générations.

Le GA minimise une fonction de fitness qui pénalise les violations d'impédance supérieures à la cible et au nombre total de condensateurs. Après la convergence (généralement 200 à 250 générations pour cette taille de carte), l'optimiseur sélectionne :

• 4 × 10 μF 0402 (en vrac, couvre 100 kHz-5 MHz)
• 6 × 100 nF 0402 (fréquence moyenne, couvre 5 à 50 MHz)
• 6× 10 nF 0201 (haute fréquence, couvre 50 à 200 MHz)
• 4× 1 nF 0201 (couvre 200 à 500 MHz)

Le profil d'impédance qui en résulte est plat entre 8 et 15 mΩ entre 100 kHz et 280 MHz, soit bien en deçà de l'objectif de 25 mΩ. Au-delà de 300 MHz, les résonances de la cavité dominent et l'impédance augmente, mais aucun courant transitoire significatif n'existe à ces fréquences pour ce FPGA.

L'historique de convergence vous indique si vous avez besoin de plus de condensateurs

Regardez le graphique de l'historique de convergence au fur et à mesure de l'AG. Un plateau après la génération 100 alors que la condition physique est toujours supérieure à la contrainte signifie que vous avez atteint un minimum local. Essayez d'ajouter un autre type de condensateur haute fréquence à la bibliothèque autorisée. Une diminution régulière et monotone jusqu'à une valeur de fitness nulle signifie que l'objectif est réalisable avec moins de condensateurs que le maximum.

Pour le budget de 20 condensateurs de cet exemple, la convergence atteint une valeur nominale nulle à la génération 180. La réduction du budget à 16 condensateurs permet toujours d'atteindre une valeur nominale nulle (les limites 4 × 1 nF ne sont pas nécessaires en dessous de 300 MHz), ce qui permet d'économiser de la surface de la carte et des coûts de nomenclature.

Le problème de l'antirésonance

L'outil met immédiatement en évidence un résultat : l'antirésonance entre les condensateurs 10 μF et 100 nF à environ 8 MHz. Lorsque le plafond de 10 μF passe d'un comportement capacitif à un comportement inductif et que le plafond de 100 nF passe du comportement capacitif au capacitif, les deux condensateurs forment un circuit LC parallèle avec un pic d'impédance élevé. L'outil montre cela sous la forme d'un pic à 8 MHz.

La solution consiste à ajouter une résistance d'amortissement en série avec l'une des valeurs du condensateur, ou à ajouter une valeur intermédiaire de 1 μF pour combler l'écart. C'est ce que découvre le GA lorsqu'il fonctionne sans contrainte budgétaire : il place indépendamment des condensateurs de 1 μF exactement là où l'antirésonance apparaîtrait.

C'est l'idée centrale de la conception des PDN : vous ne vous contentez pas de contourner le bruit, vous concevez un spectre d'impédance. L'AG découvre ce que des décennies d'heuristique basée sur l'expérience ont codifié, et ce en moins de 30 secondes.

[Analyseur d'impédance PDN] (/tools/pdn-impedance)