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PCB Design2026年8月16日5分で読める

デュアルストリップライン:直交ルールがオプションではない理由

1組のプレーン間に2層の配線層を設けることで、銅とコストを節約できます。また、PCB上で最もタイトなカップリング形状も実現できます。ここでは、その数値と、なぜ配線方向だけがあなたを救うのかについて説明します。

目次

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デュアルストリップラインは、1組のリファレンスプレーン間に2つのルーティングレイヤーを配置します。通常、各信号層には独自のプレーンペアがあり、ここではペアが共有されます。

これで2つの銅層が節約され、その上に積層サイクルが1回加わりました。体積の大きい高密度の基板では実際のお金です。シグナルインテグリティの人々が不平を言っていても、デュアルストリップラインがコスト削減設計で使われ続けているのはこのためです。

不平を言うのはもっともです。製造コストをカップリングの問題と引き換えにしているのに、カップリングの問題は間隔を注意して配置しても解決しない。配線の規律があれば解消されるか、まったく解消されないかのどちらかです。

各レイヤーはそれ自体が単なるオフセットストリップラインです

エキゾチックなものは何もない。レイヤー1は、上の平面から少し離れ、下の平面から少し離れたところにあります。レイヤー 2 はそれをミラーリングします。どちらもオフセットストリップラインで、通常の方法で解決されます。

モデリングのポイントの 1 つは、もう一方の信号層は基準ではない ということです。それは独自の信号を運ぶ浮遊導体です。これをグランドとして扱うと、楽観的に見てインピーダンスが低くなり、すべて問題ないという誤った感覚になります。

2つのトレースが互いに平行に走る瞬間には、まさにその仮定、つまりもう片方の層が接地ではなく浮いているという仮定が崩れます。これが実際の問題につながります。

番号

隣接する信号層上の2つのトレースが互いに重なり合うと、間に平面がないという薄い誘電体を挟んで向かい合います。これは、PCB上に構築できる最も密結合された構造です。

これをモードに分解してください。奇数モードでは、配線の中間に電気壁が設置されます。偶数モードでは、そこに磁気壁が配置され、各トレースは主にそれぞれの平面を基準にしたままになります。後方クロストーク係数はスプリットから外れます。

kb=Zeven−ZoddZeven+Zoddk_b = \frac{Z_{even} - Z_{odd}}{Z_{even} + Z_{odd}}

一般的なデュアルストリップラインの形状(平面間隔0.8 mm、層間隔0.33 mm、FR4では0.13 mmのトレース)の場合、着地率は約 20%です。

20 パーセント。攻撃者の電圧の5分の1が被害者に伝わる

これを、通常の間隔 (数パーセント) での同じ層上の近傍同士のエッジ結合と比較してください。ブロードサイドオーバーラップは桁違いに悪化し、レイヤー内では結合が発生しないため、レイヤー内の間隔がまったく影響されません。

2 つの信号層をそれぞれの平面よりも互いに近づけると、50% を超えます。

つまり、直交的に配線するということです。

一方のレイヤーは水平で、もう一方のレイヤーは垂直です。それがルールです。

直交配線では、2 つのレイヤー上の 2 つのトレースが交差する部分、つまり 1 ミリメートルの長さの領域だけが重なり合います。結合は長さの結合によってスケーリングされるので、分離された交差は実質的に何の役にも立ちません。20% という数字は、長い距離にわたって平行に走るトレースにとって最悪のケースであり、直交配線ではその距離はゼロになります。

レビュー担当者の注意を引くのではなく、設計ルールに従って実施してください。レビュアーは飽きてしまう。デザインルールはそうではありません。

実際にうまくいかないところ

一方の層に差動ペア、もう一方の層に高速クロック、そのすぐ上に これは厄介です。というのも、ペアの同相ノイズ除去は役に立たないからです。ペアの上にあるアグレッサからのブロードサイドカップリングは、両方の導体にほぼ等しく結合します。これがコモン・モードであり、差動レシーバは差動ノイズを除去しますが、これではありません。まっすぐ進みます。 「ほぼ直交」 90% が垂直で、障害物をかわすために何回か長い水平方向に走るレイヤー。この数回のランこそが、まさにカップリングが活躍する場所です。 両方の層のインピーダンスが同じであると仮定します 積層が対称な場合のみ一致します。平面に近い方の層が、インピーダンスの低い層です。両方が同じターゲットに当たる必要がある場合は、層ごとに異なるトレース幅を使用し、製造者が推測できないため、両方の数値を製造図に記載してください。

その代わりにお金を使うべき時とは

次の場合は、2 つの信号層の間に平面を置きます。

  • DDR、SerDes、高速ストロボなど、クロストークバジェットが限られているものをルーティングしている。
  • 誰かが急いで行う rev-C の変更を含め、チーム全体とプロジェクトライフ全体でルーティングの規律を保証することはできません。
  • ボードにはすでに十分な数のレイヤーがあり、もう1ペアは決定的なコストではありません。

デュアルストリップラインはコスト面での妥協案です。信号が中程度でルーティングが統制されている、高密度でコスト重視の設計に最適です。カップリングがないふりをするのは良くありません。

自分のスタックアップをチェックしてみる

コミットする前にやっておくべきことがいくつかあります:

  • 一般的な形状ではなく、実際の形状の結合係数を計算してください。レイヤーの分離によって大きく異なります。
  • 両方の層のインピーダンスを別々に確認してください。
  • 導出された第 2 レイヤーのオフセットを確認します。両方の銅の厚さは平面間の予算から外れていることを忘れがちです。0.2 mmのギャップのうち70 µmは、間違った場所で 35% の誤差になります。
  • 層間が平面ギャップの半分以上離れている場合は、閉じた形の結合推定値を近似値として扱ってください。これは単純なモデルの動作範囲外です。
デュアルストリップライン計算ツールは、両方の層のインピーダンスとジオメトリの最悪の場合のブロードサイド結合を示し、数値がモデルの信頼できる範囲から外れると警告します。

よくある質問

2 つの信号ルーティング層が同じリファレンスプレーンの間に配置され、その間にプレーンは入っていません。これにより、各信号層に独自のプレーンペアを設ける場合と比較して、銅層が 2 つ必要なくなり、積層サイクルが 1 回短縮されます。
実際には、はい。介在面のない薄い誘電体を挟んで向かい合うトレースは、PCB上で最も緊密に結合した構造です。通常、後方クロストークは約20%で、タイトなスタックアップでははるかに高くなります。一方の層を水平に、もう一方の層を垂直に配線すると、各交差の結合長さはほぼゼロになります。
彼らは近くの飛行機から異なる距離に座っているからです。平面に近い層ほどインピーダンスは低くなります。強制的に左右対称に積み上げようとするのではなく、レイヤーごとに異なるトレース幅で固定し、両方の幅を製造図に載せてください。
はい。ただし、直交規則が適用され、隣接するレイヤーのペアに直接高速に実行されるものがない場合に限ります。上のアグレッサーからのブロードサイドカップリングは、ペアではコモン・モードとして現れますが、レシーバーの差動除去では除去できません。
中程度の信号速度と統制のとれたルーティングを備えた、高密度でコストに敏感な設計では、そうです。2層の節約は、ボリュームに対して実質的なコスト削減になります。クロストークの予算が厳しい高速設計では、信号層の間に平面を置き、追加コストを受け入れてください。

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