PCB

デュアルストリップラインインピーダンスカリキュレータ

デュアルストリップラインの両方の信号層（2つのルーティング層が1つのプレーンペアを共有）のインピーダンスと、トレースが重複する場合のブロードサイドクロストークペナルティを計算します。

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公式

Z_{0n} = \frac{2 Z_a Z_b}{Z_a + Z_b},\qquad k_b = \frac{Z_{even} - Z_{odd}}{Z_{even} + Z_{odd}}

参考: IPC-2141A; E. Bogatin, "Signal and Power Integrity — Simplified", 3rd ed., ch. 11

b— Plane-to-plane spacing (mm)

h₁— Layer 1 to upper plane (mm)

h₂— Layer 2 to lower plane (mm)

s— Separation between the two signal layers (mm)

k_b— Broadside backward-crosstalk coefficient

仕組み

デュアルストリップラインは、1組のリファレンスプレーン間に2のルーティングレイヤーを配置します。これはコストがかかります。1つのプレーンペアの価格で2つの信号層を使用できるため、高密度の基板上では2つの銅層と1つの積層サイクルを節約できます。支払う代償は、2 つの信号層間の結合であり、ジオメトリではなくルーティング方式で管理する必要があります。

各信号層は、それ自体が単なるオフセットストリップラインです。レイヤー 1 は上面から $h_1$ 、下面から $s + t + h_2$ の位置にあります。レイヤー 2 はミラーです。どちらもコーンの平行半構造で解きます。

Z_ {0} =\ frac {2 z_A z_b} {z_a + z_B}

もう一方の信号層は意図的に参照として扱われていません。これは平面ではなくフローティング導体であり、独自の信号を伝送します。この仮定こそが、2つの層が直交的に配線しなければならない理由です。2つの配線が互いに平行に走るとすぐにモデルの適用が止まり、代わりにブロードサイド結合ペアになります。

オーバーラップがなぜそれほどダメージを与えるのか

隣接する信号層上の2つのトレースが互いに重なり合う場合、それらは薄い誘電体を挟んで向かい合い、間に面はありません。これはPCB上で利用できる最も密度の高いカップリング形状です。モードへの分解：奇数モードではトレースの中間に電気壁が配置され、偶数モードではそこに磁気壁が配置され、各トレースはそれぞれの平面のみを参照したままになります。後方クロストーク係数はスプリットから算出されます。

k_b =\ frac {Z_ {偶数}-Z_ {奇数}} {Z_ {偶数} + Z_ {奇数}}

一般的なデュアル・ストリップラインの形状では、この値は約 20% に達し、2 つの信号層が平面よりも互いに近い位置にあると 50% を超えます。これは、同じ層上の隣接するトレース間のエッジ結合よりも数倍悪化します。これは設計上の基準となる数値ではなく、一方の層を南北に、もう一方の層を東西に配線することで回避できる数値です。

インピーダンスの非対称性

スタックアップが対称でない限り、2 つの層のインピーダンスは同じにはなりません。平面に近い方の層が、インピーダンスの低い層です。両方が同じターゲットに当たる必要がある場合は、層ごとに異なるトレース幅を使用し、両方の値を製造者に伝えてください。

計算例

問題：6層基板のL2とL5にはグランドがあり、L3とL4には信号層があります。平面間の間隔は0.8mm、L3はL2より0.2mm下にあり、2つの信号層は0.33mm離れており、銅線は1オンス、FR4 er = 4.2です。インピーダンスとワーストケースのカップリングの両方を求めましょう。

ステップ 1-下側のギャップを導出: h2 = b-h1-s-2t = 0.8-0.2-0.33-0.07 = 0.2 mm スタックアップは対称なので、両方のレイヤーが一致するはずです。

ステップ 2-レイヤ 3 インピーダンス、0.13 mm トレース。ニアギャップ 0.2 mm、s+ t+h2 でのファーリファレンス = 0.565 mm。それぞれの半分をそれぞれの平面を中心にミラーリングすると、2 本の等価な対称ストリップラインが得られます。 Z_a (b = 0.435 mm) = 50.04 オーム z_b (b = 1.165 mm) = 78.55 オーム半分を組み合わせて、単純な重ね合わせでは省略されたフリンジを元に戻す: Z0 = 60.51 オーム

ステップ 3-レイヤー 4 はミラーイメージなので、60.51 オームも同様です。対称を確認しました。

ステップ4-レイヤーが重なり合っている場合のワーストケースのブロードサイド結合。奇数モードでは配線の中間にs/2 = 0.165 mmの位置で電気壁が配置され、偶数モードでは磁性壁に置き換わります。そのため、各配線はそれぞれの平面を基準にしていますが、壁の向こうには磁界が見えます。 Z_奇数 = 47.45 オーム、Z_偶数 = 73.52 オーム k_b = (73.52-47.45)/(73.52 + 47.45) = 21.6%

ステップ 5-解釈。2つのトレースが互いに平行に走っている場合、アグレッサー電圧の5分の1以上が被害者に現れます。これは、通常の間隔で同じ層上の隣同士のエッジ結合よりも数倍悪くなります。L3を水平に、L4を垂直に配線し、重なり合うと孤立した交差点に縮小します。この場合、結合の長さはわずか1ミリで、クロストークはごくわずかです。

実践的なヒント

✓2 つのレイヤーを例外なく直交方向にルーティングします。レビュー担当者の規律ではなく、デザインルールで実施してください。
✓スタックアップが非対称の場合は、各レイヤーに独自のトレース幅を指定し、両方の幅を製造図に記入します。
✓2つの信号層はスタックアップが許す限り離し、各層はできるだけそれぞれの平面に近づけてください。これがカップリングを最小限に抑えるジオメトリです。
✓2 つのネットをレイヤー間で平行に走らせる必要がある場合は、それらのネットが無関係で低速であることを確認してください。時計やストロボでは絶対に行わないでください。
✓予算的に2つの信号層の間の平面が許される場合は、それを取ってください。デュアルストリップラインはコスト面での妥協点であり、性能上の選択ではありません。
✓スタックアップを実行する前に、報告されたカップリング係数を確認してください。10% 程度を超えると、直交性ルールはアドバイスではなくなり、厳しい要件になります。

よくある間違い

✗両方の信号層を同じ方向にルーティングします。重なり合ったブロードサイド配線は、通常 20% 程度で結合しますが、層同士が接近している場合はそれよりはるかに多くなります。層内の間隔があっても結合は解消されません。
✗両方の層のインピーダンスが同じであると仮定します。積層が対称である場合のみ一致し、そうでない場合は平面に近い層が下になります。
✗もう一方の信号層をインピーダンスモデルの基準面として扱います。これは独自の信号を伝送するフローティング導体であり、グランドとしてモデル化すると最適に低いインピーダンスが得られます。
✗一方のデュアルストリップライン層に差動ペアを、もう一方のデュアルストリップライン層のすぐ上に高速シングルエンドクロックを配置します。クロックはコモン・モードとしてペアに結合しますが、レシーバはこれを拒否できません。
✗平面間隔から2番目の層のオフセットを求めるときに、2つの銅厚を加算するのを忘れてしまいました。0.2 mmのギャップで0.07 mmの誤差が発生すると、間違った場所では 35% の誤差になります。

よくある質問

デュアルストリップラインとは何ですか?

2 つの信号ルーティング層が同じリファレンスプレーンの間に配置され、その間にプレーンは入っていません。各信号層に独自のプレーンペアを用意する場合に比べて、銅層とコストを節約できます。

2つのレイヤーは本当に直交している必要がありますか？

実際には、はい。介在面のない薄い誘電体を挟んで向かい合うトレースは、PCB上で最も緊密に結合した構造です。通常、後方クロストークは約20％で、タイトなスタックアップでははるかに高くなります。一方の層を水平に、もう一方の層を垂直に配線すると、各交差の結合長さはほぼゼロになります。

2つの層が異なるインピーダンスを示すのはなぜですか？

彼らは近くの飛行機から異なる距離に座っているからです。平面に近い層ほどインピーダンスは低くなります。強制的に左右対称に積み上げようとするのではなく、レイヤーごとに異なるトレース幅で修正してください。

デュアルストリップラインでディファレンシャルペアを実行できますか？

はい。ただし、直交規則が適用され、隣接するレイヤーのペアに直接高速に実行されるものがない場合に限ります。上のアグレッサーからのブロードサイドカップリングは、ペアではコモン・モードとして現れますが、レシーバーの拒否によって取り除くことはできません。

デュアルストリップラインは手間をかける価値がありますか？

高密度でコストに敏感な設計では、そうですね。2層の節約は、量的に見れば実質的なコスト削減になります。クロストークバジェットが厳しい高速設計では、代わりに信号層の間にプレーンを配置し、追加コストを受け入れてください。

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