シミュレーションによるFDTD：10 Gbps信号がスタブ経由で嫌われる理由

ビアはただの穴ではない

100 MHzでは、1.5 mm FR-4ボード上の0.3 mmのドリルビアは電気的に見えません。測定する抵抗は1オームのほんの一部、インダクタンスはおそらく0.5nHです。これを SPICE モデルに接続して次に進んでください。しかし、10 Gbps の SerDes レーンを 12 層のバックプレーンの同じビアにルーティングすると、話はまったく異なります。ビアバレルの未使用の下部であるスタブは、短絡した伝送ライン・スタブのように振る舞い、その4分の1波共振によって信号帯域に直接深い切り欠きが生じる可能性があります。

FDTD（有限差分時間領域）シミュレーションは、マクスウェルの方程式を3Dグリッド上で解くため、ビア遷移の電磁挙動（パッドのインピーダンスの不連続性、バレルインダクタンス、スタブ共振、アンチパッドの容量性負荷）をすべて把握できます。FDTD S-Parameter Sシミュレータツールを使用すると、3D EMソルバーのフルライセンスがなくても、これをブラウザで数秒で実行できます。

シミュレーションのセットアップ

10 Gbps の信号を伝送する標準 1.5 mm FR-4 PCB のスルービアをモデル化するための正確なパラメータは次のとおりです。

これらの選択にはいくつか注意点があります。3.0 mm のトレース幅は、1 オンスの銅を装着した 1.5 mm FR-4 で 50 Ω の場合に適しています (マイクロストリップのインピーダンス計算ツールで確認されています)。ビアのアスペクト比は 5:1 (奥行き1.5 mm、ドリル0.3 mm) で、中程度です。ほとんどのプリント基板メーカーは、標準ドリルビットで 8:1、レーザーアシストで 12:1 を実現しています。中心周波数2.4 GHz、スパンは 4 GHz で DC ～ 4.4 GHz をカバーします。これにより、10 Gbps NRZ 信号（5 GHz）のナイキスト周波数と、このジオメトリでは約 3.8 GHz になる最初のスタブ共振の両方がキャプチャされます。

FDTD エンジンが行っていること

「実行」をクリックすると、シミュレータはビアジオメトリをYeeグリッド上に離散化します。Yeeグリッドは互い違いに並んだ3Dメッシュで、電場成分と磁界成分が時空で半セルずつオフセットされます。ポート1 (マイクロストリップのフィードエンド) にガウスパルスが注入され、エネルギーが減衰するまでポート1 (反射) とポート2 (伝送) で時間領域フィールドが記録されます。S パラメータはフーリエ変換の比率から得られます。

「MATHBLOCK_0」

標準メッシュ密度では、中心周波数で波長あたり約 10 セルを使用するため、初回の評価には十分です。細かいメッシュではセル数が8倍増加し、それに比例して長くかかりますが、ビアバレルの直径がメッシュのセルサイズの3倍未満の場合は必要です。

S11 および S21 の結果の解釈方法

1.5 mm FR-4でバックドリルのないスルービアの場合、出力プロットには次のような結果が表示されます。

S21 (挿入損失): DCから最大約2 GHzまでフラットでほぼ0dB、その後プログレッシブ・ロールオフを行います。約3.8 GHzで鋭いノッチがあり、-15～-20 dBに低下します。これがスタブレゾナンスです。 S11 (リターンロス): 低周波数では−20dB以下、スタブ共振周波数付近では−10～−15dBまで上昇し、高周波数ではビアのインピーダンスが偶然に再マッチングするにつれて再び改善します。

スタブ共振周波数は重要な数値です。信号が最上層から入って層3（10層基板の）から出るスルー・ビアの場合、スタブは層3より下のバレルの部分です。その共振周波数は次のとおりです。

「マスブロック_1」

ここで、「MATHINLINE_2」は誘電体内の伝播速度で、「MATHINLINE_3」は物理的なスタブの長さです。FR-4 (γr = 4.4) の場合:「MATHINLINE_4」m/s、1.0 mm スタブは 35.7 GHz で共振するので、10 Gbps の間は無害です。1.5 mm のフルスタブ (信号はレイヤ 1 から出て、バックドリル処理は行われません) は 23.8 GHz で共振します。これはナイキスト帯よりもまだ上ですが、4.7 倍に過ぎません。10 GHz スパンでシミュレーションを実行すると、ノッチが 8 GHz ずつ忍び寄ることがわかります。

ビアドリル直径の影響

ここで、ビア直径パラメータを 0.3 mm から 0.5 mm に変更して、再実行してください。以下の点に注意してください。

-スタブ共振周波数のシフトはわずかに低くなります (バレルが大きいほど静電容量が大きくなり、周波数が下がります) -パッドキャパシタンスの増加により、低周波数でのS21挿入損失がわずかに悪化する -アンチパッドの容量が大きいほどトレースのインピーダンスが一致しないため、DC～1 GHz の S11 は 2～4 dB 低下します。

これにより、高速信号用のビアドリルの直径を最小化するというSIの経験則が裏付けられます。これは、アスペクト比の目標を達成するためだけでなく、局所的なインピーダンスを低下させるビア容量を減らすためです。1.5 mm FR-4の0.3 mmドリルの場合、ビア・インピーダンスは約35～40Ωで、すでに50Ωのシステム・インピーダンスを10～15Ω下回っています。設計によっては、アンチパッドの直径を小さくして静電容量を小さくすることでこれを補っています。

バックドリルを行うタイミング

バックドリルでは、基板の反対側から逆穴を開けてスタブを除去し、短いスタブの残留物 (通常、ドリルと層の隙間は0.1～0.2 mm) を残します。パネル1枚あたり150～300ドルのコストがかかる見込みですが、信号帯域からノッチが完全になくなるという劇的な改善が見られます。

経験則は簡単です。ビア・スタブ共振計算機のスタブ共振が信号のナイキスト周波数の2倍以内であれば、バックドリルを行います。10 Gbps NRZ（5 GHz ナイキスト）の場合は、共振が 10 GHz 未満になる任意のスタブをバックドリルします。25 Gbps PAM4 の場合、そのスレッショルドは 25 GHz です。つまり、バックプレーンの設計ではほとんどの場合、バックドリルが必要になります。

結果をどう処理するか

シミュレーションでスタブ共振の問題が確認されたら、コストが高い順に選択肢は次のとおりです。

1.浅い層遷移に再ルーティングしてください。 信号が層6ではなく層2から出ることができれば、スタブはずっと短くなります。 2.ドリルの直径を小さくします。 ビアが小さく、静電容量が小さく、共振周波数がわずかに高くなります。 3.バックドリル付きのビアインパッドを追加 最高のSI結果、最高のコストを実現。 4.ブラインドビアまたは埋め込みビアを使用してください。 スタブが完全になくなるため、製造が大幅に複雑になります。

設計をファブに送る前に、各段階でFDTDシミュレーションを実行して共振が帯域外に移動したことを確認します。1 時間のシミュレーション時間は PCB の再スピンよりはるかに安価です。

[FDTD S パラメータシミュレータ] (/tools/fdtd-sparam) を使用すると、ビアジオメトリをブラウザで直接モデリングできます。