FDTD シミュレーション:10 Gbps 信号がスタブ経由で嫌われる理由

ビアはただの穴ではない

100 MHz では、1.5 mm FR-4 ボード上の 0.3 mm のドリルビアは、電気的な観点からは基本的に見えません。1 オームの抵抗と 0.5 nH のインダクタンスを測定することになります。これらの数値を SPICE モデルに組み込んで、1 日の作業を続けてください。しかし、12 層のバックプレーンの同じビアに 10 Gbps の SerDes レーンを走らせてみると、突然すべてが変わります。ビアバレルの未使用の下部（いわゆるスタブ）は、ショートした伝送線路のスタブのように作用し始めます。1/4波のレゾナンスに当たると、信号帯域の真ん中に深いノッチができるのです。あまり良くありません。

そこで、FDTD (有限差分時間領域) シミュレーションが非常に役立ちます。単純な集中要素モデルとは異なり、FDTD は実際に 3D グリッド上でマクスウェルの方程式を解くため、ビア遷移の電磁挙動の全容を捉えることができます。つまり、パッドのインピーダンスの不連続性、バレルのインダクタンス、スタブ共振、アンチパッドからの容量性負荷、これらすべてです。FDTD Sパラメータシミュレータ ツールを使えば、このような解析をブラウザ上で数秒で実行できます。中古車よりも高額な3D EMソルバーのフルライセンスは必要ありません。

シミュレーションのセットアップ

10 Gbps の信号を伝送する標準の 1.5 mm FR-4 PCB のスルービアをモデル化するための正確なパラメータを見ていきましょう。これらは実際に使用するであろう実際の数値です。

これらの特定の値が重要な理由についていくつか注意点があります。3.0 mm のトレース幅は、1.5 mm FR-4 と 1 オンスの銅で 50 Ω になります。これは、どのマイクロストリップインピーダンス計算ツールでも確認できます。ビアのアスペクト比は 5:1 (奥行き1.5 mm、ドリル0.3 mm) とかなり適度です。ほとんどのPCBメーカーは、標準のドリルビットで 8:1 を実現することに慣れており、どうしても必要な場合はレーザーアシストで 12:1 にプッシュできます。

中心周波数 2.4 GHz、スパン 4 GHz は DC ～ 4.4 GHz をカバーします。これは、10 Gbps NRZ 信号（5 GHz）のナイキスト周波数と最初のスタブ共振の両方をキャプチャするので重要です。この特定のジオメトリでは、その共振は 3.8 GHz 前後になります。十分に広い範囲でスイープしないと、問題を完全に見逃してしまいます。これが、シグナルインテグリティの問題が生産現場に持ち込まれる理由です。

FDTD エンジンが実際に行っていること

Run (実行) をクリックすると、シミュレータはビアジオメトリを Yee グリッドと呼ばれるものに離散化します。これは互い違いに配置された3Dメッシュで、空間と時間の両方で電界成分と磁界成分が半セルずつオフセットされています。これは、シミュレーションの安定性と正確性を維持する上品な数値計算手法です。

エンジンはポート 1 (マイクロストリップのフィードエンド) にガウスパルスを注入し、ポート 1 (反射エネルギー) とポート 2 (透過エネルギー) ですべてがゼロ近くまで減衰するまで時間領域フィールドを記録します。気になるSパラメータは、フーリエ変換を行い、その比率を計算することで得られます。

標準メッシュ密度では、中心周波数で波長あたり約 10 セルを使用します。これは初回の評価には十分で、かなり短時間で完了します。細かいメッシュではセル数が8倍に増え、それに比例して解析時間が長くなりますが、ビアバレルの直径がメッシュのセルサイズの3倍未満の場合に必要になります。そうしないと、実質的にボクセル数が少なすぎる円柱をモデル化しようとしてしまい、結果が大ざっぱになってしまいます。

S11 と S21 の結果を解釈する

1.5 mm FR-4でバックドリルのないスルービアの場合、出力プロットに通常表示される内容は次のとおりです。

S21 (挿入損失): DCから最大約2 GHzまでかなり平坦で、0dB近くになると、プログレッシブ・ロールオフが見られます。実際の問題は約 3.8 GHz で急激に現れ、-15 ～ -20 dB の間まで低下します。それがスタブ・レゾナンスの叫び声です。 S11 (リターンロス): 低周波数で−20dB以下で始まる。これは問題ない。しかし、その後、インピーダンスのミスマッチからエネルギーが反射して戻ってくるため、スタブ共振周波数付近では−10～−15dBまで上昇します。興味深いことに、ビア・インピーダンスが偶然に再マッチングするにつれて、周波数が高くなると再び改善することがよくあります。ただし、その時までに信号はすでにノッチによって破壊されています。

スタブ共振周波数は、このシミュレーションから抽出する必要がある重要な数値です。信号が最上位層に入り、層3から出るスルー・ビアの場合 (たとえば、10層の基板の場合)、スタブは層3より下のすべて、つまりバレルの未使用部分です。その共振周波数は次の関係になります。

ここで、$v_p = c / \sqrt{\varepsilon_r}$は誘電体の伝播速度、$L_{stub}$は物理的なスタブの長さです。Δr = 4.4 の FR-4 では、$v_p = 3 \times 10^8 / \sqrt{4.4} \approx 1.43 \times 10^8$m/s が得られます。

それでは、実際の例をいくつか見ていきましょう。1.0 mm スタブは 35.7 GHz で共振するので、10 Gbps の信号ではまったく無害です。1.5 mm のフルスタブ（信号はレイヤ 1 から出て、バックドリル処理は行われません）は 23.8 GHz で共振します。技術的には 5 GHz のナイキスト周波数をまだ上回っていますが、たった 4.7 倍です。それはそれに近い状況です。10 GHz スパンでシミュレーションを実行すると、ノッチが 8 GHz ずつ忍び寄り始めるのがわかります。ほとんどのエンジニアは、この検証ステップをスキップし、アイダイアグラムがなぜひどく見えるのかを後でデバッグするときに後悔します。

ビアドリル直径の影響

これは役に立つ実験です。ビア直径パラメータを 0.3 mm から 0.5 mm に変更して、シミュレーションを再実行してください。次のようないくつかのことが起こっていることを確認する必要があります。

-スタブ共振周波数のシフトが若干低くなっている。バレルが大きいほど静電容量が大きくなり、共振周波数が下がります。 -低周波数でのS21の挿入損失は、パッド容量が増加してトレースに負荷がかかるため、少し悪化します。 -アンチパッド容量が大きいほどトレースとのインピーダンスのミスマッチが大きくなるため、DC～1 GHz の S11 は 2～4 dB 低下します。

これにより、高速信号ではビアドリルの直径を最小限に抑えるというSIの重要な経験則が裏付けられます。製造におけるアスペクト比の目標を達成するだけではなく、ビア容量を減らして局所的なインピーダンスを下げることも重要です。1.5 mm FR-4の0.3 mmドリルの場合、ビア・インピーダンスは約35～40Ωです。これはすでに50Ωのシステムインピーダンスを10～15Ω下回っているため、ビア遷移のたびに不連続が生じます。アンチパッドの直径を小さくして静電容量を小さくすることでこれを補おうとする設計もありますが、ファブハウスのクリアランスルールに違反しないように注意する必要があります。

バックドリルを行うタイミング

バックドリルでは、メッキ後にボードの反対側からカウンターボーリングを行ってスタブを除去します。残ったのは短いスタブの残骸だけで、通常はドリルと層の隙間が0.1～0.2 mmです。ファブハウスやパネルのサイズにもよりますが、パネルあたり$150 and $300程度のコストがかかりますが、劇的な改善が見られます。ノッチは文字通り信号帯域から完全に消えます。

経験則は簡単です。ビア・スタブ・レゾナンス・カリキュレータのスタブ共振が信号ナイキスト周波数の2倍以内に収まる場合は、バックドリルが必要です。ナイキスト周波数が 5 GHz の 10 Gbps NRZ の場合、10 GHz 未満で共振する任意のスタブをバックドリルすることになります。25 Gbps PAM4の場合、そのしきい値は25 GHzに跳ね上がります。つまり、バックプレーンの設計ではバックドリルがほぼ必須になります。それを回避する方法はありません。

バックドリルを省いてパネル1枚あたり数百ドルを節約しようとしたが、テストの結果、シグナルインテグリティが完全に損なわれていることが判明した設計をたくさん見てきました。次に、基板全体の再スピンを検討しています。これは、最初にバックドリルを正しく行うだけの場合よりも桁違いにコストがかかります。

結果をどう処理するか

シミュレーションでスタブ共振の問題があることが確認できたら（正直に言うと、太いバックプレーンを介してマルチギガビットの信号を伝送している場合はおそらくそうなるでしょう）、コストが高い順に選択肢を以下に示します。

1.浅い層遷移にルーティングし直します。 信号が層6ではなく層2から出ることができれば、スタブはずっと短くなり、レゾナンスの周波数はずっと上がります。これは、レイアウトの早い段階で発見できれば無料ですが、設計に深く関わっている場合は、かなりのルーティングが必要になる可能性があります。

2.ドリルの直径を小さくします。 ビアが小さいほど静電容量が小さくなり、共振周波数がわずかに高くなります。改善は控えめですが、ノッチを信号帯域のすぐ外側に動かすだけで十分な場合もあります。信頼性の最小ドリルのサイズについては、製造工場に確認してください。小さすぎると製造収率のリスクが高まります。

3.バックドリル付きのビアインパッドを追加してください これによって最良の SI 結果が得られますが、コストも最も高くなります。ビア・イン・パッドはパワー部品の熱性能を高めるのにも役立つので、複数の面で正当化できる場合もあります。

4。ブラインドビアまたは埋め込みビアを使用してください。 必要なだけ深く穴を開けるだけで、スタブを完全に取り除くことができます。シグナルインテグリティは優れていますが、製造の複雑さが大幅に増します。ご覧になっているボードははるかに高価で、リードタイムも長くなる可能性があります。

設計をファブに送る前に、各段階でFDTDシミュレーションを実行して、共振が実際に帯域外に移動したことを確認します。500 枚のボードを構築した後で問題を発見するよりも、今は 1 時間のシミュレーション時間の方がはるかに安価です。これについては私を信じてください。

FDTD S パラメータシミュレータ を使用してビアジオメトリをブラウザで直接モデル化し、スタブレゾナンスの着地点を正確に確認できます。