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PCBビア・スタブ共振計算ツール

スタブの長さ、信号ノッチの原因となるスタブの共振周波数、およびバックドリルによる周波数改善によってPCBを計算します。

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公式

Lstub=Tpcb(1−NlayerNtotal),fres=vp4LstubL_{stub} = T_{pcb}\left(1-\frac{N_{layer}}{N_{total}}\right),\quad f_{res} = \frac{v_p}{4 L_{stub}}

参考: Eric Bogatin, "Signal and Power Integrity Simplified" 3rd ed.

L_stub— ビアスタブの長さ (mm)
vp— 誘電体の伝播速度 (m/s)
εr— 誘電率
f_res— 1/4波共振周波数 (Hz)

仕組み

ビア・スタブ共振カリキュレータは、ビア・スタブの4分の1波共振周波数を計算します。これは、高速デジタル（5Gbps以上）およびRF/マイクロ波PCB設計に不可欠です。シグナルインテグリティのエンジニアは、これを利用して、PCIe Gen4/5、USB4、100Gイーサネットのチャネルコンプライアンスに問題がある、共振時に10〜20dBの挿入損失を引き起こす周波数ノッチを特定します。

ジョンソン/グラハムの「高速デジタル設計」によると、スルーホールビアは信号層の出口点の下にスタブを形成します。このスタブは f_res = c/(4 x L_stub x sqrt (Er)) で1/4波共振器の役割を果たします。ここで、L_stubは未使用のビアバレルの長さです。レイヤ 2 (上から 0.2 mm) に信号がある 1.6 mm のボードでは、スタブの長さは 1.4 mm で、FR4 では 5.3 GHz で共振します (Er=4.3)。

IEEE 802.3 100GBASE-CR4 の仕様によると、12.5 GHz での最大挿入損失は 1 ビアあたり 1.5 dB です。12 GHz でビア・スタブが共振すると 15 dB 以上のノッチが発生し、シグナル・インテグリティーにとって致命的な打撃となります。これが、25Gbps以上のチャネルではバックドリル（IPC-6012Eによる深度制御ドリル）が必須で、スタブを信号層から0.1～0.2mm以内に取り除く必要がある理由です。

スタブ共振のQファクターは、ビアバレルの抵抗と誘電損失に依存します。FR4 (tan_delta = 0.02) ではQが約10-15で自然な減衰が得られます。ロジャース (tan_delta = 0.004) のような低損失材料はQ = 50+なので、よりシャープなノッチが得られます。直感に反して、損失の多い基板は、共振減衰により特定の周波数でより優れた性能を発揮する可能性があります。

計算例

問題：層3（上から0.4mm）で信号が遷移し、FR4 Er=4.3の6層2.4mm基板上のスルーホールビアのスタブ共振を計算します。

解決策: 1。ボードの厚さ:2.4 ミリメートル 2.信号層の深さ：上面から0.4mm 3.スタブの長さ:L_スタブ = 2.4-0.4 = 2.0mm 4.有効速度:v = c/sqrt (Er) = 3e8/sqrt (4.3) = 1.45e8 m/s 5.共振周波数:f_res = v/ (4 x L_stub) = 1.45e8/ (4 x 0.002) = 18.1 GHz 6.25 Gbps 信号（12.5 GHz では基本信号）の場合：18 GHz での共振が 3 次高調波に影響します。 7.バックドリル要件:レゾナンスを25 GHz以上にプッシュするには、L_stub < 1.4 mmが必要です。つまり、バックドリルは最低でも0.6mmです。

結果:スタブは18.1 GHzで共振します。25 Gbps の NRZ 周波数帯では、12.5 GHz（安全性）が主な懸念事項です。56 Gbps PAM4 (28 GHz ナイキスト) では、18 GHz のノッチを取り除くためにバックドリルが必須です。

実践的なヒント

  • ✓10 Gbpsを超える信号にはHDIマイクロビアを使用してください。L1からL2までのブラインドビアは設計上スタブがないため、IPC-2226あたり最大50GHzを超える共振の問題がなくなります。
  • ✓バックドリルの深さを信号層に対して+0.1/-0.0mmの公差で指定してください。IPC-6012Eに準拠しているため、信号面へのドリルを最小限に抑えながら、スタブを最小限に抑えることができます。
  • ✓25Gbps以上の場合：信号ビアを外面に最も近い層に配置して、バックドリルを行わなくてもスタブの長さを最小限に抑えます。これにより、プロトタイプボードのコストを節約できます。

よくある間違い

  • ✗スタブ計算における層の位置は無視します。同じ基板上の層2の信号と層4の信号は、スタブの長さと共振周波数が大きく異なります。ボードの厚さだけでなく、常に信号層を追跡してください。
  • ✗バックドリルがすべての問題を解決すると仮定すると、バックドリルの許容誤差はIPC-6012Eあたり+/-0.1mmですが、0.2mmの残留スタブは37 GHzでも共振し、112 GbpsのPAM4信号に影響します。
  • ✗スタブの共振は双方向であることを忘れてしまいましょう。S21（挿入損失）とS11（リターンロス）の両方にノッチが現れ、信号の劣化と反射の両方を引き起こします。

よくある質問

信号出口層の下にあるスルーホールビアの未使用部分は、オープン回路で終端された伝送線路スタブを形成します。電磁エネルギーは開放端で反射し、定在波を生成します。Johnson/Grahamの第5章によると、1/4波周波数では、スタブが信号層に短絡を起こし、反射が最大になります（リターンロスの劣化は15〜25dB）。
IPC-6012Eには3つの方法があります。(1) バックドリル — 最も効果的なのはスタブバレルの除去で、1ボードあたり0.50～2.00ドル追加可能、(2) ブラインド/埋め込みビア (本質的にスタブフリー、HDI処理が必要)、(3) レイヤープランニング — 出口表面に最も近いレイヤーに信号をルーティングする方法。25 Gbps 以上ではバックドリル、56 Gbps 以上では HDI が標準となっています。
f_res が信号帯域幅内にある場合。NRZ の場合、帯域幅は約 0.7 x ビットレート、PAM4 の帯域幅は約 0.35 x ビットレートです。5 GHz の共振は 7 Gbps を超える NRZ または 14 Gbps を超える PAM4 に影響を与えます。IEEE 802.3 によると、10GBASE-KR はチャネルモデルのビアスタブ効果を規定しています。10 Gbps を超えると、スタブ解析が必須となります。
はい — Er は共振周波数を直接設定します (f は 1/sqrt (Er) に比例)。同じスタブ長でも、FR4 (Er=4.3) はロジャースRO4003C (Er=3.38) よりも 15% 低い共振を示します。ロスタンジェントはQファクターに影響します。損失の少ない素材は、よりシャープで深いノッチを作ります。逆説的ですが、スタブ共振周波数では、ダンピングにより標準のFR4が低損失ラミネートよりも優れている場合があります。

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