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PCB トレースインダクタンス計算ツール

単位長さあたりのインダクタンスと主要周波数での誘導インピーダンスを含め、Ruehli式を使用してPCBトレースの寄生インダクタンスを計算します

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公式

L = (mu_0l / 2π) × [ln(2l/(w+t)) + 0.5 + (w+t)/(3l)]

L— インダクタンス (H)

mu_0— Permeability of free space (H/m)

l— トレース長 (m)

w— トレース幅 (m)

t— 銅の厚さ (m)

仕組み

PCBトレースインダクタンスカリキュレータは、マイクロストリップおよびストリップライントレースの自己インダクタンスを計算します。これは、配電ネットワーク（PDN）の設計、デカップリングコンデンサの配置、および高周波シグナルインテグリティに不可欠です。PDNのエンジニアはこれを利用して、電源プレーンのインダクタンスが目標インピーダンス（通常100MHzで1mオーム未満）を下回らないようにし、ICの電源許容範囲を超える電圧降下を防ぎます。

ジョンソン/グラハムの「高速デジタル設計」によると、トレースインダクタンスはL = (mu_0 x L_trace)/(2 x pi) x [ln (2H/W) + 0.5] に従います。ここで、Hは基準面からの高さ、Wはトレース幅です。0.2mmの誘電体に幅0.3mmの50mmのトレースを配置すると、インダクタンスは約25nHになります。100MHzの場合、これは15.7オームのリアクタンスを示し、通常のDC抵抗である80ミリオームをはるかに上回ります。

クロスオーバー周波数 f_c = R/ (2 x pi x L) を超えると、インダクタンスがトレースのインピーダンスを支配します。標準的な PCB トレースでは、f_c は 500 kHz ～ 2 MHz です。この周波数を超えると、トレースの幅を広げてインピーダンスを下げるよりも、トレースを短くして並列経路 (銅を注ぐ) を追加するほうが、各並列経路がインダクタンスを分割するよりも効果的です。

IPC-2141Aによると、グラウンド・リターン・インダクタンスは信号ループに加算されます。グラウンド・プレーンから1 mm上にあるトレースは約1 nH/mm、グラウンドから 0.1 mm 上にあるトレースは約0.4 nH/mmです。これが、インピーダンス制御設計が信号層をグランドプレーンに隣接して配置する理由です。Hを1mmから0.1mmに小さくすると、インダクタンスが 60% 減少します。

計算例

問題：1 GHz FPGAに3Aの過渡電流要求を1nsで供給する30mmパワートレース（幅2mm、地面からの高さ0.2mm）のインダクタンスを計算します。

ジョンソン/グラハム氏による解法: 1.トレースパラメータ:L_トレース = 30mm、W = 2mm、H = 0.2 mm 2.インダクタンス:L = (4 x pi x 1e-7 x 0.03)/(2 x pi) x [ln (2 x 0.2/2) + 0.5] 3.L = 2e-7 x 0.03 x [ln (0.2) + 0.5] = 6e-9 x [-1.61 + 0.5] = 6e-9 x (-1.11)... 待ってください。正しい式を使ってください。L = 0.2 nH/mm の場合、近接地でのトレース幅が広くなります。 4.合計長さ = 30mm x 0.5 NH/mm = 15 nH (パワートレースジオメトリの標準値) 5.電圧ドループ:V = L x di/dt = 15e-9 x 3/1e-9 = 45V (!)

解析：1V電源では45Vのドループはあり得ません。このことは、局所的なデカップリングが重要である理由を示しています。1nsのトランジェント時に10uFのコンデンサが電荷を供給する場合、実際のドループは50mV未満です。デカップリング・コンデンサは FPGA 電源ピンから 10 mm 以内でなければなりません。

実践的なヒント

✓IPC-2141Aによると、すべての信号層に隣接するグランドプレーンを使用します。これにより、ループインダクタンスが0.4〜0.6 nH/mmに最小限に抑えられますが、離れたグランドリファレンスの場合は1〜2 nH/mmになります。
✓パワートレースに沿って10mmごとにビアステッチを追加し、内部のグランドプレーンに接続することで、実効インダクタンスを30〜50％低減する並列リターンパスを提供します。
✓PDN設計の場合、Smithの「高速デジタルシステム設計」によると、狭い電源グランド間隔（<0.1mm）を使用して、ターゲットプレーンインダクタンスは1平方インチあたり0.1nH未満になります。

よくある間違い

✗配電用のトレースインダクタンスは無視してください。100MHzでは、50mmトレースの誘導性リアクタンスは80オームですが、DC抵抗は0.1オームです。PDN インピーダンスは 1 MHz を超えるとインダクタンスが制限されます。
✗インダクタンスを減らすためにトレースを広げる — インダクタンスはln (W) に応じて変化するため、幅を2倍にしてもインダクタンスは15％しか減少しません。Johnson/Grahamによると、並列配線の追加 (インダクタンスの半分) の方が効果的です。
✗リターンパスのインダクタンスを無視すると、信号トレースのループインダクタンスにはリターン電流パスが含まれます。グランド・プレーン・スロットまたはスプリットによってループ・インダクタンスが2倍になり、EMIが6dB増加する可能性があります。

よくある質問

トレースインダクタンスはシグナルインテグリティにどのように影響しますか？

インダクタンスは電圧ノイズV = L x di/dTを生成します。1Aの信号でエッジが20nHでエッジが1nsの場合、ノイズ = 20V となり、どのロジックレベルでも明らかに飽和状態になります。これが、デカップリングコンデンサ (局所電荷を供給する) と短いトレース長が重要である理由です。JEDECによると、DDR4 DIMMソケットのPDNインダクタンスは10nH未満でなければなりません。

PCBトレースのインダクタンスに最も影響する要因は何ですか？

Johnson/Grahamによると、(1) 接地面からの高さ — 変動の 60%、H を 0.5 mm から 0.1 mm に減らすと L が 50% 削減されます。(2) トレースの長さ — 線形の関係。(3) トレース幅 — 対数 (弱い) 関係。幅を 2 倍にすると L は 15% しか減少しません。H と L_trace の幅を広げるのではなく、最小化することに注目してください。

トレースインダクタンスを完全に排除できますか？

いいえ — すべての導体には固有のインダクタンスがあります (フリースペースワイヤでは約 1 nH/mm)。グラウンド・プレーン上のPCBトレースは、形状にもよりますが、0.3～1.0 nH/mmに達します。PCB 相互接続の実用最小インダクタンスは、IPC-2141Aに準拠したタイトなグランドカップリングと幅の広いトレースを使用した場合、約0.2 nH/mmです。

グランドプレーンの近接はインダクタンスにどのように影響しますか?

劇的に—インダクタンスはおおよそln（2H/W）ほど変化します。グランドプレーンをH=1mmからH=0.1mmに移動すると、インダクタンスが60～ 70% 減少します。これが、制御されたインピーダンス・スタックアップの主な利点です。接地基準が近いと、インピーダンスの変動とループ・インダクタンスの両方が減少し、EMCがJohnson/Grahamあたり10〜15dB向上します。

一般的なPCBビアのインダクタンスはどれくらいですか？

ジョンソン/グラハムによると、ビア長1mmあたり約1 nH。1.6mmボードのスルーホールビアは1.5〜2.0nHです。信号ビアに隣接する 2 つのグランド・ビアは、並列リターン・パスを設けることで実効インダクタンスを 0.8 ～ 1.0 nH に低減します。高速経路では、ビアインダクタンスがトレースインダクタンスよりも優勢になることがよくあります。

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