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デカップリングコンデンサ選択計算ツール

デカップリングコンデンサの自己共振周波数、ターゲット周波数でのインピーダンス、有効バイパス範囲、およびパワーインテグリティに必要なコンデンサの数を計算します

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公式

f_SRF = 1 / (2π√(ESL·C)), Z = √(ESR² + (X_C − X_L)²)

C— キャパシタンス (F)

ESR— 等価直列抵抗 (Ω)

ESL— 等価直列インダクタンス (H)

f_SRF— 自己共振周波数 (Hz)

Z— インピーダンス (Ω)

仕組み

デカップリング・キャパシタ・カリキュレータは、デジタルICのパワーインテグリティ、FPGA PDN設計、およびEMCコンプライアンスに不可欠な電源ノイズ抑制に最適なコンデンサの値と配置を決定します。PDNのエンジニアはこれを利用して、DC～500MHzにわたって100mΩ未満の目標インピーダンスを達成し、電源ノイズがシグナルインテグリティを損なうのを防ぎます。

スミスの「高速デジタルシステム設計」によると、容量性リアクタンスXc = 1/（2 x pi x f x C）が低周波インピーダンスを設定しますが、ESL（等価直列インダクタンス、通常は0.5〜2 nH）とESRはf_srf = 1/（2 x pi x sqrt（ESL x C））で共振ピークを生成します。ESL が 0.7 nH の 100 nF 0402 コンデンサは、19 MHz で共振します。これを超えると、誘導性になり、デカップリング効果が失われます。

IPC-2152 PDNガイドラインによると、フラットインピーダンスを実現するには、複数のコンデンサ値を並列に接続する必要があります。10uF（500 kHzで共振）は低周波をカバーし、100nF（19MHzで共振）はミッドバンドをカバーし、10nF（60MHzで共振）と1nF（200MHzで共振）はカバレッジを数百MHzまで拡張します。各値は次の誘導領域と重複しています。

配置は非常に重要です。Johnson/Grahamによると、1mmトレースごとにコンデンサの実効ESLに約1nHのインダクタンスが加わります。IC の電源ピンから 10 mm の位置に 100 nF のコンデンサを配置すると、10 nH のインダクタンスが追加され、SRF が 19 MHz から 5 MHz に下がり、高周波デカップリングが 12 dB 低下します。デカップリング・コンデンサは電源ピンから 3 mm 以内に配置してください。

計算例

問題：2nsで200mAのトランジェント電流（di/dt = 100mA/s）で、目標PDNインピーダンスが100MHzで50ミリオーム未満である1.8V FPGAのデカップリングを設計します。

スミス氏による解決策: 1.ターゲットインピーダンス:Z_Target = DeltaV_Max/DeltaI = 0.09V (1.8Vの 5%) /0.2A = 450 mオーム... 高すぎます。90 mV/2A トランジェント = 45 ミリオームのターゲットを使用してください。 2.100 MHz では、Xc < 45 mohm: C > 1/ (2 x pi x 100e6 x 0.045) = 35 nF を供給するには合計キャパシタンスが必要です 3.しかし、ESLは性能を制限します。SRFバンドが重複する複数のコンデンサが必要です。 4.デザイン:2x 10 uF (バルク、SRF ~500 kHz)、4x 100 nF (SRF ~19 MHz)、4x 10 nF (SRF ~60 MHz)、2x 1 nF (SRF ~200 MHz) 5.100 MHz での並列インピーダンス:4 x 10 nF コンデンサを並列接続 = 4/ (2 x pi x 100e6 x 10e-9) = 静電容量から 15 ミリオーム加算します。ESR と ESL は、約 10 ミリオームを追加します。 6.合計:100 MHzで約25ミリオーム—マージンありで45ミリオームの目標を達成します。

配置:FPGA 電源ピンから 3 mm 以内のコンデンサはすべて同じ層にあります (パスにビアはありません)。

実践的なヒント

✓最高の高周波性能を得るには、0402または0201パッケージを使用してください。TDKアプリケーションノートによると、0805のESLは1.2nHに対して0402のESLは0.7nHで、使用可能な帯域幅を 30% 拡張します。
✓「1-2-4 ルール」に従ってください。10 uF バルク x 1、電源ピンあたり 2 x 100 nF、ダイエリア全体に分散された 4 x 10 nF — インテル® FPGA デザインガイドによると、100 kHz から 200 MHz までのフラット・インピーダンスを実現します。
✓VNAによるPDNインピーダンスの測定 — シミュレーション精度は+/ -30% です。実際の測定では、100 MHzを超えるとPCBプレーンとビアフィールドからの共振が明らかになります。

よくある間違い

✗容量の大きいコンデンサを1つ使用すると、<1 mohm at 10 kHz but >ESLにより100MHzで10uFのコンデンサで100オームの電流が得られます。IPC-2152 のブロードバンドカバレッジには複数の値を使用する必要があります。
✗デカップリング経路のビアインダクタンスを無視すると、0.3mmのビア1つで1.5nH増加し、コンデンサのESLに匹敵します。Johnson/Grahamによると、複数のビアを使用するか、コンデンサを電源ピンと同じ層に配置してください。
✗コンデンサをICから遠くに配置すると、5mmのトレースごとに5nHのインダクタンスが増加し、SRFがsqrt (5/0.7) = 2.7倍低くなり、高周波効率が8dB低下します。

よくある質問

デカップリングコンデンサの主な目的は何か？

電圧を低下させることなく過渡電流需要を供給するためのローカル電荷ストレージを提供します。スミスによると、1Aを1nsでスイッチングするICには1nCの電荷が必要です。PDNインダクタンスが10nHの場合、ローカルコンデンサがないと電源電圧が10V低下します。デカップリングコンデンサは IC のタイミング要件の範囲内でこの電荷を供給します。

適切な静電容量値を選択するにはどうすればよいですか？

SRF をノイズ周波数に合わせます。<1 MHz (bulk); 100 nF for 1-30 MHz (primary decoupling); 10 nF for 30-100 MHz; 1-10 nF for >IPC-2152 によると、100 MHz で 10-100 uF です。複数の値を使用してください。1 つのコンデンサで 10 年以上を効果的にカバーすることはできません。多くの場合、IC メーカーのデータシートには必要な値が明記されています。

デカップリングに電解コンデンサを使用できますか？

1MHz以下のバルク/低周波デカップリングのみ。電解コンデンサは、MLCCセラミックス（ESRが10ミリオーム未満、ESLが1nH未満）と比較して、ESR（0.1～1オーム）とESL（5～20nH）が高くなっています。電解コンデンサは、MLCCセラミックス（ESRが10ミリオーム未満、バルクストレージESL10 uF、MLCC）と比較してESR（0.1～1オーム）とESL（5～20nH）が高く、すべての高周波デカップリングに適しています。

セラミックコンデンサにはなぜ自己共振周波数があるのですか？

すべての実際のコンデンサには、リードと内部電極からの寄生インダクタンス (ESL) があります。f_SRF = 1/ (2 x pi x sqrt (ESL x C)) では、容量性リアクタンスと誘導性リアクタンスが相殺され、ESR だけが残ります。SRF を超えると、コンデンサは誘導性になります。100 nF MLCC の場合:SRF は通常 15 ～ 25 MHz、10 nF の場合:50-80 MHz、1 nF の場合:150-300 MHz。

ICあたり何個のデカップリングコンデンサが必要ですか?

インテル/ザイリンクスの設計ガイドによる経験則では、電源ピンあたり最低1個のコンデンサ、および電源レールあたり1個のバルクコンデンサ。FPGA の場合:低速設計では電源ピンあたり 0.5-1 コンデンサ、高速 (500 MHz 以上) 設計ではピンあたり 2 ～ 3 コンデンサ。大型 FPGA の場合、合計数は 50 ～ 200 個のコンデンサであることが多く、ボード面積の 10 ～ 20% を消費します。

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