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PCB 電源プレーンインピーダンス計算ツール

PDN（電力供給ネットワーク）設計のためのPCB電源プレーン拡散インピーダンス、プレーンキャパシタンス、インダクタンス、および自己共振周波数を計算します。

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公式

C=εrε0Ad,fres=12πLCC = \frac{\varepsilon_r \varepsilon_0 A}{d},\quad f_{res} = \frac{1}{2\pi\sqrt{LC}}

参考: IPC-2141A / Larry Smith PDN analysis techniques

εr— 誘電率
A— 平面エリア (m²)
d— 誘電体の厚さ (m)
f_res— 自己共振周波数 (Hz)

仕組み

パワー・プレーン・インピーダンス・カリキュレータは、PCB配電ネットワークの特性インピーダンスと自己共振周波数を計算します。これは、高速デジタル設計でDC～500MHzにわたって100mΩ未満の目標インピーダンスを達成するために不可欠です。PDNのエンジニアは、これを利用して、高周波の過渡電流が要求される場合でも、電源ノイズがIC仕様（通常はVddの 5%）を下回らないようにします。

ラリー・スミスの「高速デジタル・システム設計」とスティーブ・サンドラーの「パワー・インテグリティ」によると、パワー・プレーンのキャパシタンス C = epsilon_0 x epsilon_r x A/d、ここで A は平面面積、d は誘電体の厚さです。FR4 (Er=4.3) と0.1mmの誘電体を備えた100cm2のプレーンはC = 3.8 nFであり、ディスクリートコンデンサが誘導性になる高周波ではインピーダンスが低くなります。

プレーンインダクタンス L = mu_0 x d/A x 拡散係数により、自己共振周波数 F_srf = 1/(2 x pi x sqrt (L x C)) が生成されます。標準的な 4 層基板は 100 ～ 500 MHz で共振します。SRF を下回ると、インピーダンスは容量性 (周波数とともに減少) になり、SRF を超えるとインピーダンスは誘導 (周波数とともに増加) になります。スミス氏によれば、目標とするPDNインピーダンスでは、この共振を制御する必要があります。

IPC-2152 PDN ガイドラインによると、ターゲットインピーダンス z_Target = DeltaV/DeltaI です。2A のトランジェントで 50mV のノイズを許容する 1V FPGA の場合、DC から 500 MHz までの範囲で Z_Target = 0.05/2 = 25 ミリオームになります。これを実現するには、さまざまな周波数帯域のインピーダンスギャップを埋めるために、分散したプレーン容量に加えて、戦略的なデカップリングコンデンサの配置が必要です。

計算例

問題：80x60mmの電源グランドプレーンペア（4800 mm2）、0.1mmのFR4誘電体（Er=4.3）を備えた4層ボードのパワープレーンキャパシタンス、インダクタンス、およびSRFを計算します。

スミス氏による解法: 1.プレーンキャパシタンス:C = 8.854e-12 x 4.3 x 4800e-6/0.1e-3 = 1.83 nF 2.プレーンインダクタンス:L = 4 x pi x 1e-7 x 0.1e-3/(4800e-6) = 26.2 pH 3.SRF: f_srf = 1/(2 x pi x sqrt (26.2e-12 x 1.83e-9)) = 726 MHz 4.特性インピーダンス:A0 = 平方メートル (L/C) = 平方メートル (26.2e-12/1.83e-9) = 3.8 モーム 5.500 MHz でのターゲットインピーダンスを確認:X_C = 1/ (2 x pi x 500e6 x 1.83e-9) = 174 モーム

解析:プレーンだけでも 500 MHz で 174 ミリオームを実現し、一般的な 25 ミリオームの目標値を上回ります。目標を達成するにはデカップリングコンデンサ (100 nF、10 nF) が必要です。SRF (726 MHz) 未満ではプレーンキャパシタンスが有効で、SRF を超えるとプレーンインダクタンスが優勢になります。

実践的なヒント

  • ✓電源グランドプレーン間に薄い誘電体 (<0.1mm) を使用します。スミスによると、誘電体を半分にすると静電容量が2倍、インダクタンスが半分になり、インピーダンスが4倍減少します。コアが 50um の HDI ボードは、10 ミリオーム未満のプレーンインピーダンスを実現します。
  • ✓プレーンスプリットを最小限に抑える — サンドラーによると、スプリットによってインダクタンスが増加し、リターン電流が乱れ、スプリット境界でインピーダンススパイクが発生します。可能な限り連続したプレーンを使用し、スプリットが必要な場合は、ビアステッチを追加してください。
  • ✓デカップリングコンデンサをプレーンの反共振周波数に配置します。スミスによると、シミュレーションまたは測定からインピーダンスのピークを特定し、その周波数にSRFを備えたコンデンサを追加して応答を平坦化します。

よくある間違い

  • ✗PDN設計ではプレーンインダクタンスを無視します。スミスによると、プレーンインダクタンスは特定の周波数でデカップリングコンデンサと反共振を生み出し、それらの周波数でインピーダンスを10〜100倍に増加させる可能性があります。PDN シミュレーションを使用して共振を特定し、減衰させてください。
  • ✗均一な平面インピーダンスを仮定すると、サンドラーによると、インピーダンスは平面領域全体で変化します。抵抗が広がっているため、エッジのインピーダンスは中心よりも2〜3倍高くなります。過渡電流の大きいICは、端ではなく平面の中心付近に配置してください。
  • ✗プレーンキャパシタンスだけに頼ると、1.8 nFのプレーンキャパシタンスでは、500 MHzでわずか170 mΩしか得られません。IPC-2152によると、一般的な設計では10倍低いインピーダンスが必要で、並列デカップリングコンデンサが必要です。

よくある質問

スミスあたりのパラメータは4つあります。(1) 平面面積 — 面積が大きいほど静電容量が増加し、インダクタンスが減少します。(2) 誘電体の厚さ — CとLの両方にとって薄いほど良い、(3) 誘電率Er — Erが高いほど静電容量が増える、(4) 銅損失 — 1 GHzを超えると大きくなります。0.1mmのFR4を備えた100cm2のプレーンの静電容量は約2nFです。0.05mmの誘電体を使用すると、4nFになります。
サンドラーごと:Z_Target = 許容ノイズ/最大過渡電流最新のプロセッサ (1V コア、3% のノイズバジェント = 30mV、5A トランジェント) の場合、Z_Target = 30mV/5A = DC から 500 MHz までの範囲で 6 ミリオームです。FPGA には通常 10 ～ 25 ミリオームが必要です。エッジが遅い (5nsを超える) シンプルなMCUは、JEDEC ガイドラインによると 50 ～ 100 ミリオームの許容値です。
平面共振は、容量性リアクタンスと誘導性リアクタンスが等しいf_Srfで発生します。共振時には、インピーダンスはプレーンのESRに等しくなります (通常は10mΩ未満)。ただし、プレーンコンデンサとデカップリング・コンデンサの間に反共振があると、目標値よりも10～100倍高いインピーダンス・ピークが発生する可能性があります。スミスによると、これらのピークは特定の周波数で電源ノイズを引き起こし、ICの仕様を満たさない可能性があるということです。
IPC-2152によると：(1) SRFが100MHz (10-100 nF MLCC) に近いデカップリング・コンデンサの追加、(2) 複数の並列コンデンサを使用して実効ESLを低減する、(3) コンデンサをICの近く (3mm未満) に配置してトレースインダクタンスを最小限に抑える、(4) 誘電体の薄いパワーグラウンド・プレーンペアを使用する。100nFのコンデンサ1個で100MHzで16ミリオームを供給し、4個を並列に接続すると4ミリオームになります。
はい。サンドラーによると、長方形の平面は、同じ面積の正方形の平面よりもエッジのインダクタンスが高くなります。L 字型または不規則な平面では、曲がった部分でインピーダンスの不連続が生じます。抵抗を分散させると、中心から外れた負荷のインピーダンスが2～3倍増加します。長方形または正方形の平面を使用し、インピーダンスを最小限に抑えるために高電流ICを幾何学的中心付近に配置してください。

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