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時間単位コンバーター

デジタルおよび RF アプリケーションの時間を秒、ミリ秒、マイクロ秒、ナノ秒、ピコ秒、フェムト秒の間で変換します。

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公式

1s=103ms=106mus=109ns=1012ps=1015fs1 s = 10³ ms = 10⁶ mu s = 10⁹ ns = 10¹² ps = 10¹⁵ fs

仕組み

この計算機は、タイミングが重要なシステムを扱う電子エンジニア、組み込み開発者、およびRF設計者向けに、秒、ミリ秒、マイクロ秒、ナノ秒、ピコ秒、フェムト秒を変換します。SIパンフレット（BIPM）によると、2番目はセシウム133超微細転移で定義されています。正確に9,192,631,770周期です。電子機器のタイミングは18桁に及んでいます。光パルスの場合はフェムト秒（10^-15秒）、高速シリアルの場合はピコ秒（PCIe 5.0 UI = 31.25ps）、DRAMタイミングの場合はナノ秒（TCl = 14〜22ns）、ADC変換の場合はマイクロ秒（SAR ADC：1〜10us）、ヒューマンインターフェイスの場合はミリ秒（応答時間はISO 9241あたり100ミリ秒未満）。FR-4のPCB上の信号伝搬は6.67ps/mmなので、GHz周波数ではタイミングマージンが重要になります。

計算例

問題：DDR4-3200メモリインターフェイスのデータアイは312.5ps（UI）です。50 ps のジッター、30 ps のセットアップ時間、6 インチのトレース長のミスマッチを考慮してタイミングマージンを計算します。

解決策: 1。ユニット間隔:312.5 ps = 0.3125 ns = 0.0003125 us 2.トレース遅延:6 インチ × 170 ps/インチ (FR-4) = 1020 ps = 1.02 ns 3.使用可能なマージン:312.5-50 (ジッター)-30 (セットアップ) = 232.5 ps 4.トレースミスマッチバジェット:232.5 ps 未満 = 232.5/170 = 1.37 インチ最大スキュー 5.実際の 6 インチのミスマッチ:1020 ピクセル >> 232.5 ピクセルのバジェット-失敗 6.マッチングが必要:232.5 ピース/170 ピース/インチ = 1.37 インチなので、トレースは 1.4 インチ未満に一致する必要があります

実践的なヒント

  • ✓IPC-2141に準拠した基板伝搬遅延:FR-4のマイクロストリップ = 6.0〜6.8 ps/mm (トレース形状により異なります)、ストリップライン = 7.0 ps/mmタイミング・クロージャには実際のスタックアップ・パラメータを使用してください
  • ✓オシロスコープの選択範囲:ギガヘルツ信号では10ns/div、100MHzでは100ns/div、MCUタイミングでは1us/div、オーディオ/PWMでは1ミリ秒/div。振幅誤差が 3% 未満の場合、帯域幅は信号周波数の5倍以上にする必要があります
  • ✓JEDEC メモリタイミング:DDR4-3200 は tCK = 625 ps (クロック周期)、TrCD = 13.75 ns (行から列への遅延)、TrP = 13.75 ns (プリチャージ) です。タイミング解析の前に、すべてを同じ単位に変換してください

よくある間違い

  • ✗ns（10^-9秒）と私たち（10^-6秒）を混同すると、1000倍も異なります。10ナノ秒の伝搬遅延は、10秒の伝搬遅延よりも1000倍速くなります。DDR のタイミングは ns、ADC の変換タイミングは us です。
  • ✗高速PCB設計における伝搬遅延を無視すると、FR-4では信号は約6 ps/mm伝わります。100 mm のトレースでは 600 ps の遅延が発生し、500 MHz を超える信号のタイミングマージンを超えます。
  • ✗精度を考慮せずにファームウェアのタイミングに浮動小数点を使用する。100 MHz (10 ns 周期) では、float32 は 24 ビットの仮数 = 6 us の分解能しか得られないため、ns レベルのタイミングには不十分です。

よくある質問

伝搬遅延 (tpd) は、信号が入力から出力に移動する時間です。半導体データシートによると、CMOSゲートtpd = 0.1～10 ns（テクノロジーノードによって異なります）（14 nm CMOS：約10 ps、ディスクリート 74HC：約10 ns）。プリント基板トレース:FR-4 では約 170 ピース/インチ (6.7 ピース/mm)。同軸ケーブル:速度係数に応じて 1.0-1.5 ns/フィート。
タイマー解像度 = 1/f_clock。48 メガヘルツ時:20.83 ナノ秒/ティック。200 メガヘルツ時:5 ナノ秒/ティック。ハードウェアキャプチャではシングルサイクルの解像度が得られます。ソフトウェアポーリングでは、48 MHz で 3 ～ 10 サイクルのオーバーヘッド（60 ～ 200 ns）が追加されます。サブナノ秒のタイミングには、データシートの仕様に従って分解能が 10 ～ 100 ps の専用タイマー IC (TDC) を使用してください。
5 GHz では、周期 = 200 ps なので、10 ps のジッター = サイクルの 5% = 著しい位相ノイズ。IEEE 802.11ax によると、EVM には 2% 未満 = 4 ps のタイミング精度が必要です。1 mm = 6.7 ps のスキューという基板トレースのミスマッチ。4800 MT/s の DDR5 の UI は 104 ps です。信頼性の高い動作を実現するには、トレースマッチングが最大 20 ps (3 mm) 以内でなければなりません。
ジッターは理想的な位置からのタイミング変動で、RMS (1シグマ) またはJEDEC JESD65Cに基づくピークツーピークとして指定されます。ソース:PLL (1 ～ 10 ps RMS)、クロック・バッファ (0.5 ～ 2 ps)、電源 (1 mV リップルあたり 1 ～ 5 ps)。影響:SNR_Jitter = -20×log10 (2×pi×f_in×t_jitter) になると、ADC の SNR は低下します。100 MHz の入力でジッターが 1 ps の場合、SNR_ジッター = 64 dB の制限になります。

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