디커플링 커패시터 선택 계산기
디커플링 커패시터 자체 공진 주파수, 대상 주파수에서의 임피던스, 유효 바이패스 범위, 전력 무결성에 필요한 커패시터 수 계산
공식
작동 방식
디커플링 커패시터 계산기는 디지털 IC 전력 무결성, FPGA PDN 설계 및 EMC 준수에 필수적인 전원 공급 장치 노이즈 억제를 위한 최적의 커패시터 값과 배치를 결정합니다.PDN 엔지니어는 이를 사용하여 DC~500MHz 전체에서 100mohm 미만의 목표 임피던스를 달성하여 공급 노이즈로 인해 신호 무결성이 손상되는 것을 방지할 수 있습니다.
스미스의 '고속 디지털 시스템 설계'에 따르면 용량성 리액턴스 Xc = 1/ (2 x pi x f x C) 은 저주파 임피던스를 설정하지만 ESL (등가 직렬 인덕턴스, 일반적으로 0.5-2 nH) 과 ESR은 f_SRF = 1/ (2 x pi x sqrt (ESL x C)) 에서 공진 피크를 생성합니다.0.7nH ESL을 지원하는 100nF 0402 커패시터는 19MHz에서 공진하며, 그 이상에서는 유도성이 되어 디커플링 효과를 잃게 됩니다.
IPC-2152 PDN 가이드라인에 따르면 플랫 임피던스를 달성하려면 여러 커패시터 값이 병렬로 필요합니다. 10uF (500kHz에서 공진) 는 저주파수를 포괄하고, 100nF (19MHz에서 공진) 는 중대역을 커버하며, 10nF (60MHz에서 공진) 및 1nF (200MHz에서 공진) 는 커버리지를 수백 MHz까지 확장합니다.각 값은 다음 인덕티브 영역과 겹칩니다.
배치가 매우 중요합니다. Johnson/Graham에 따르면 트레이스 1mm마다 커패시터의 유효 ESL에 약 1nH 인덕턴스가 추가됩니다.IC 전원 핀에서 10mm 떨어진 곳에 배치한 100nF 커패시터에는 10nH의 인덕턴스가 추가되어 SRF가 19MHz에서 5MHz로 이동하고 고주파 디커플링은 12dB 저하됩니다.디커플링 커패시터를 전원 핀의 3mm 이내에 배치하십시오.
계산 예제
문제: 2ns 단위의 200mA 과도 전류 (di/dt = 100mA/s) 를 사용하고 100MHz에서 대상 PDN 임피던스가 50옴 미만인 1.8V FPGA의 디커플링을 설계하십시오.
스미스가 제시한 솔루션: 1.목표 임피던스: Z_타겟 = 델타V_Max/델타 I = 0.09V (1.8V의 5%) /0.2A = 450옴... 너무 높습니다.90mV/2A 트랜지언트 = 45옴 타겟을 사용하세요. 2.100MHz에서 Xc < 45 mohm: C > 1/ (2 x pi x 100e6 x 0.045) = 35nF를 제공하려면 총 커패시턴스가 필요합니다. 3.그러나 ESL은 성능을 제한합니다. SRF 대역이 겹치는 여러 커패시터가 필요합니다. 4.설계: 2x 10uF (벌크, SRF ~500kHz), 4x 100nF (SRF ~19MHz), 4x 10nF (SRF ~60MHz), 2x 1nF (SRF ~200MHz) 5.100MHz에서의 병렬 임피던스: 4x 10nF 커패시터 병렬 = 4/ (2 x 파이 x 100e6 x 10e-9) = 커패시턴스로부터 15옴, ESR과 ESL은 최대 10옴을 추가합니다. 6.총 합계: 100MHz에서 최대 25옴 — 마진이 있는 45옴 목표를 충족합니다.
배치: FPGA 전원 핀으로부터 3mm 이내의 모든 커패시터를 동일한 레이어에 배치합니다 (경로에 비아 없음).
실용적인 팁
- ✓최상의 고주파수 성능을 위해 0402 또는 0201 패키지를 사용하십시오. 0402는 0.7nH ESL을 지원하는 반면 0805의 경우 1.2nH를 지원하므로 사용 가능한 대역폭이 TDK 애플리케이션 노트당 30% 까지 확장됩니다.
- ✓인텔 FPGA 설계 가이드에 따라 10uF 벌크 1개, 전원 핀당 100nF 2x 100 nF, 다이 영역 전체에 분산된 4x 10nF의 '1-2-4 규칙'을 따르십시오.
- ✓VNA로 PDN 임피던스를 측정합니다. 시뮬레이션 정확도는 +/ -30% 입니다. 실제 측정에서는 100MHz 이상을 지배하는 PCB 평면과 비아 필드에서의 공진을 확인할 수 있습니다.
흔한 실수
- ✗하나의 큰 커패시터 값 사용 — 10uF 커패시터는 ESL로 인해 <1 mohm at 10 kHz but >100MHz에서 100옴을 제공합니다.IPC-2152 기준 광대역 커버리지를 위해 여러 값을 사용해야 합니다.
- ✗디커플링 경로의 비아 인덕턴스 무시 — 0.3mm 비아 한 개에 1.5nH가 추가되는데, 이는 커패시터의 ESL과 비슷합니다.Johnson/Graham의 경우 여러 비아를 사용하거나 커패시터를 전원 핀과 동일한 레이어에 배치하십시오.
- ✗커패시터를 IC에서 멀리 배치하면 트레이스가 5mm마다 5nH 인덕턴스가 추가되어 SRF가 sqrt (5/0.7) = 2.7배 낮아지고 고주파 효율이 8dB 감소합니다.
자주 묻는 질문
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