PCB

PCB 트레이스 인덕턴스 계산기

단위 길이당 인덕턴스와 주요 주파수에서의 유도 임피던스를 포함하는 Ruehli 공식을 사용하여 PCB 트레이스 기생 인덕턴스를 계산합니다.

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공식

L = (mu_0l / 2π) × [ln(2l/(w+t)) + 0.5 + (w+t)/(3l)]

L— 인덕턴스 (H)

mu_0— Permeability of free space (H/m)

l— 트레이스 길이 (m)

w— 트레이스 너비 (m)

t— 구리 두께 (m)

작동 방식

PCB 트레이스 인덕턴스 계산기는 배전 네트워크 (PDN) 설계, 디커플링 커패시터 배치 및 고주파 신호 무결성에 필수적인 마이크로스트립 및 스트립라인 트레이스의 자체 인덕턴스를 계산합니다.PDN 엔지니어는 이를 사용하여 전력부 인덕턴스를 목표 임피던스 (일반적으로 100MHz에서 1mohm 미만) 미만으로 유지하여 전압 강하가 IC 공급 허용 오차를 초과하지 않도록 합니다.

존슨/그레이엄의 '고속 디지털 설계'에 따르면 트레이스 인덕턴스는 L = (mu_0 x L_trace)/(2 x pi) x [ln (2H/W) + 0.5] 를 따릅니다. 여기서 H는 기준 평면 위의 높이이고 W는 트레이스 너비입니다.0.3mm 유전체 대비 0.3mm 폭의 50mm 트레이스는 약 25nH 인덕턴스를 가지며, 100MHz에서 이는 15.7옴 리액턴스를 나타내며, 이는 일반적인 DC 저항인 80옴을 훨씬 능가합니다.

크로스오버 주파수 f_c = R/ (2 x pi x L) 이상에서는 인덕턴스가 트레이스 임피던스를 지배합니다.일반적인 PCB 트레이스의 경우 f_c는 500kHz ~ 2MHz입니다.이 주파수 이상에서는 트레이스를 줄이고 병렬 경로 (구리 구멍) 를 추가하는 것이 트레이스를 넓혀 임피던스를 줄이는 것보다 더 효과적입니다. 각 병렬 경로는 인덕턴스를 나눕니다.

IPC-2141A 기준 접지 리턴 인덕턴스는 신호 루프를 증가시킵니다. 즉, 접지면에서 1mm 위의 트레이스는 약 1NH/mm이고, 지상에서 0.1mm 떨어진 트레이스는 약 0.4NH/mm입니다.이것이 바로 제어된 임피던스 설계가 신호 레이어를 접지면에 인접하게 배치하여 H를 1mm에서 0.1mm로 줄이면 인덕턴스가 60% 감소하는 이유입니다.

계산 예제

문제: 1ns 단위의 3A의 과도 전류 수요를 가진 1GHz FPGA에 공급하는 30mm 전력 트레이스 (폭 2mm, 지상 높이 0.2mm) 의 인덕턴스를 계산하십시오.

존슨/그레이엄의 솔루션: 1.트레이스 파라미터: L_트레이스 = 30mm, W = 2mm, H = 0.2mm 2.인덕턴스: L = (4 x 파이 x 1e-7 x 0.03)/(2 x 파이) x [ln (2 x 0.2/2) + 0.5] 3.L = 2e-7 x 0.03 x [ln (0.2) + 0.5] = 6e-9 x [-1.61 + 0.5] = 6e-9 x (-1.11)... 잠시만요, 올바른 공식을 사용해보세요. L = 0.2 NH/mm로 가까운 지면에서 넓은 트레이스를 할 수 있습니다. 4.총 L = 30mm x 0.5 NH/mm = 15 nH (일반적으로 파워 트레이스 지오메트리의 경우) 5.전압 강하: V = L x di/dt = 15e-9 x 3/1e-9 = 45V (!)

분석: 1V 전원에서는 45V 드룹이 불가능합니다. 이는 로컬 디커플링이 중요한 이유를 보여줍니다.10uF 커패시터가 1ns의 과도 상태 동안 충전을 제공하므로 실제 드룹은 50mV 미만입니다.디커플링 커패시터는 FPGA 전원 핀으로부터 10mm 이내에 있어야 합니다.

실용적인 팁

✓모든 신호 레이어에 인접 접지면을 사용하십시오. IPC-2141A 기준, 이는 원거리 접지 참조의 경우 1-2NH/mm에 비해 루프 인덕턴스를 0.4-0.6NH/mm로 최소화합니다.
✓파워 트레이스를 따라 10mm마다 스티칭을 통해 추가 — 내부 접지면에 연결하여 유효 인덕턴스를 30~ 50% 줄이는 병렬 리턴 경로를 제공합니다.
✓PDN 설계의 경우: Smith의 '고속 디지털 시스템 설계'에 따라 좁은 전력 접지 간격 (<0.1mm) 을 사용하여 대상 평면 인덕턴스가 제곱인치당 0.1nH 미만입니다.

흔한 실수

✗배전을 위한 트레이스 인덕턴스 무시 — 100MHz에서 50mm 트레이스는 0.1ohm DC 저항에 비해 80ohm의 유도 리액턴스를 갖습니다.PDN 임피던스는 1MHz 이상으로 인덕턴스로 제한됩니다.
✗트레이스 확대를 통한 인덕턴스 감소 — 인덕턴스는 ln (W) 만큼 변하므로 폭을 두 배로 늘리면 인덕턴스가 15% 만 감소합니다.Johnson/Graham에서는 병렬 트레이스를 추가하는 것 (인덕턴스를 절반으로 줄이는 것) 이 더 효과적입니다.
✗복귀 경로 인덕턴스 무시 — 신호 트레이스의 루프 인덕턴스에는 복귀 전류 경로가 포함됩니다.그라운드 플레인 슬롯 또는 스플릿은 루프 인덕턴스를 두 배로 늘리고 EMI를 6dB 증가시킬 수 있습니다.

자주 묻는 질문

트레이스 인덕턴스는 신호 무결성에 어떤 영향을 미칩니까?

인덕턴스는 전압 노이즈를 생성합니다. V = L x di/dt.20nH 트레이스에서 엣지가 1ns인 1A 신호의 경우 노이즈 = 20V로 모든 로직 레벨을 확실하게 포화시킵니다.이것이 바로 디커플링 커패시터 (로컬 충전 제공) 와 짧은 트레이스 길이가 중요한 이유입니다.JEDEC에 따르면 DDR4 DIMM 소켓의 PDN 인덕턴스는 10nH 미만이어야 합니다.

PCB 트레이스 인덕턴스에 가장 큰 영향을 미치는 요인은 무엇입니까?

Johnson/Graham에 따르면: (1) 지면 위 높이 — 변동의 60%, H를 0.5mm에서 0.1mm로 줄이면 L이 50% 감소합니다. (2) 트레이스 길이 — 선형 관계. (3) 트레이스 너비 — 로그 (약한) 관계. 너비를 두 배로 늘리면 L이 15% 만 감소합니다.넓히는 것이 아니라 H와 L_Trace를 최소화하는 데 집중하세요.

트레이스 인덕턴스를 완전히 제거할 수 있습니까?

아니요. 모든 컨덕터에는 고유 인덕턴스 (여유 공간 와이어의 경우 약 1NH/mm) 가 있습니다.접지면의 PCB 트레이스는 형상에 따라 0.3-1.0 NH/mm에 달합니다.IPC-2141A 기준에 따라 초소형 접지 커플링과 넓은 트레이스를 사용할 때 PCB 인터커넥트의 최소 실제 인덕턴스는 약 0.2NH/mm입니다.

접지면 근접성은 인덕턴스에 어떤 영향을 미칩니까?

크게 — 인덕턴스는 대략 ln (2H/W) 만큼 변합니다.접지면을 H=1mm에서 H=0.1mm로 이동하면 인덕턴스가 60-70% 감소합니다.이것이 임피던스 스택업의 주요 이점입니다. 근접 접지 레퍼런스는 임피던스 변동과 루프 인덕턴스를 모두 줄여 EMC를 Johnson/Graham당 10-15dB 개선합니다.

일반적인 PCB의 인덕턴스는 얼마입니까?

존슨/그레이엄 기준: 비아 길이 mm당 약 1nH.1.6mm 보드의 스루 홀 비아는 1.5-2.0nH입니다.신호 비아에 인접한 두 개의 그라운드 비아는 병렬 리턴 경로를 제공하여 유효 인덕턴스를 0.8-1.0 nH로 줄입니다.고속 경로에서는 비아 인덕턴스가 트레이스 인덕턴스보다 우세한 경우가 많습니다.

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