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PCB

Calculadora de indutância de rastreamento de PCB

Calcule a indutância parasitária do traço de PCB usando a fórmula de Ruehli, incluindo indutância por unidade de comprimento e impedância indutiva nas principais frequências

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Fórmula

L=(mu0l/2π)×[ln(2l/(w+t))+0.5+(w+t)/(3l)]L = (mu_0l / 2π) × [ln(2l/(w+t)) + 0.5 + (w+t)/(3l)]
L— Indutância (H)
mu_0— Permeability of free space (H/m)
l— Comprimento do traço (m)
w— Largura do traço (m)
t— Espessura do cobre (m)

Como Funciona

A calculadora de indutância de rastreamento de PCB calcula a autoindutância para traços de microfita e stripline — essencial para o projeto da rede de distribuição de energia (PDN), posicionamento do capacitor de desacoplamento e integridade do sinal de alta frequência. Os engenheiros da PDN usam isso para garantir que a indutância do plano de potência permaneça abaixo da impedância alvo (normalmente <1 mohm a 100 MHz) para evitar que a queda de tensão exceda a tolerância de fornecimento de IC.

De acordo com o “Design digital de alta velocidade” da Johnson/Graham, a indutância de traço segue L = (mu_0 x L_trace)/(2 x pi) x [ln (2H/W) + 0,5], onde H é a altura acima do plano de referência e W é a largura do traço. Um traço de 50 mm com 0,3 mm de largura sobre 0,2 mm de dielétrico tem aproximadamente 25 nH de indutância — a 100 MHz, isso apresenta reatância de 15,7 ohms, excedendo em muito a resistência DC típica de 80 mohm.

A indutância domina a impedância do traço acima da frequência de cruzamento f_c = R/ (2 x pi x L). Para traços de PCB típicos, f_c é de 500 kHz a 2 MHz. Acima dessa frequência, encurtar traços e adicionar caminhos paralelos (vazamentos de cobre) são mais eficazes do que ampliar traços para reduzir a impedância — cada caminho paralelo divide a indutância.

De acordo com o IPC-2141A, a indutância de retorno ao solo é adicionada ao circuito de sinal: um traço de 1 mm acima do plano do solo tem aproximadamente 1 NH/mm; um traço de 0,1 mm acima do solo tem aproximadamente 0,4 NH/mm. É por isso que os projetos de impedância controlada colocam camadas de sinal adjacentes aos planos de terra — reduzir o H de 1 mm para 0,1 mm reduz a indutância em 60%.

Exemplo Resolvido

Problema: Calcule a indutância de um traço de potência de 30 mm (2 mm de largura, 0,2 mm de altura acima do solo) fornecendo um FPGA de 1 GHz com demanda de corrente transitória de 3A em 1 ns.

Solução para Johnson/Graham:

  1. Parâmetros de rastreamento: L_trace = 30 mm, W = 2 mm, H = 0,2 mm
  2. Indutância: L = (4 x pi x 1e-7 x 0,03)/(2 x pi) x [ln (2 x 0,2/2) + 0,5]
  3. L = 2e-7 x 0,03 x [ln (0,2) + 0,5] = 6e-9 x [-1,61 + 0,5] = 6e-9 x (-1,11)...
Espere, usando a fórmula correta: L = 0,2 NH/mm para um traço amplo em terreno próximo
  1. L total = 30 mm x 0,5 nH/mm = 15 nH (típico para geometria de traço de potência)
  2. Queda de tensão: V = L x dI/dt = 15e-9 x 3/1e-9 = 45V (!)
Análise: A queda de 45 V é impossível na fonte de 1 V — isso mostra por que o desacoplamento local é fundamental. Com o capacitor de 10uF fornecendo carga durante o transiente de 1ns, a inclinação real é <50mV. O capacitor de desacoplamento deve estar dentro de 10 mm dos pinos de alimentação FPGA.

Dicas Práticas

  • ✓Use o plano de aterramento adjacente para todas as camadas de sinal — de acordo com IPC-2141A, isso minimiza a indutância do loop para 0,4-0,6 nH/mm versus 1-2 NH/mm para referência de solo distante.
  • ✓Adicione costurando a cada 10 mm ao longo dos traços de potência — conecta-se aos planos de aterramento internos, fornecendo caminhos de retorno paralelos que reduzem a indutância efetiva em 30 a 50%.
  • ✓Para design de PDN: indutância do plano alvo <0,1 nH por polegada quadrada usando um espaçamento estreito entre potência e solo (<0,1 mm) de acordo com o “Design de sistema digital de alta velocidade” de Smith.

Erros Comuns

  • ✗Ignorando a indutância de traço para distribuição de energia — a 100 MHz, um traço de 50 mm tem reatância indutiva de 80 ohm versus resistência DC de 0,1 ohm. A impedância PDN é limitada por indutância acima de 1 MHz.
  • ✗Ampliando traços para reduzir a indutância — a indutância varia como ln (W), portanto, dobrar a largura reduz apenas a indutância em 15%. Adicionar traços paralelos (redução da indutância pela metade) é mais eficaz de acordo com Johnson/Graham.
  • ✗Negligenciando a indutância do caminho de retorno — a indutância do circuito de um traçado de sinal inclui o caminho da corrente de retorno. Os slots ou divisões do plano terrestre podem dobrar a indutância de circuito e aumentar a EMI em 6 dB.

Perguntas Frequentes

A indutância cria ruído de tensão V = L x dI/dt. Para um sinal de 1A com borda de 1ns em traço de 20 nH, ruído = 20V — saturando claramente qualquer nível lógico. É por isso que capacitores desacoplados (fornecendo carga local) e traços curtos são essenciais. De acordo com o JEDEC, a indutância do PDN deve ser <10 nH para soquetes DDR4 DIMM.
De acordo com Johnson/Graham: (1) Altura acima do plano do solo — 60% de variação; reduzir H de 0,5 mm para 0,1 mm corta L em 50%. (2) Comprimento do traço — relação linear. (3) Largura do traço — relação logarítmica (fraca); duplicar a largura reduz L em apenas 15%. Concentre-se em minimizar H e L_trace, não em ampliar.
Não — todos os condutores têm indutância intrínseca (aproximadamente 1 NH/mm para fio de espaço livre). Os traços de PCB sobre os planos do solo atingem 0,3-1,0 NH/mm, dependendo da geometria. A indutância prática mínima para interconexões de PCB é de aproximadamente 0,2 NH/mm usando acoplamento de aterramento rígido e traços largos de acordo com IPC-2141A.
Dramaticamente — a indutância varia aproximadamente como ln (2H/W). Mover o plano do solo de H = 1 mm para H = 0,1 mm reduz a indutância em 60-70%. Esse é o principal benefício dos aumentos controlados de impedância: a referência próxima ao solo reduz a variação da impedância e a indutância do circuito, melhorando a EMC em 10-15 dB por Johnson/Graham.
Por Johnson/Graham: aproximadamente 1 nH por mm de comprimento da via. Um orifício de passagem na placa de 1,6 mm tem 1,5-2,0 nH. Duas vias de aterramento adjacentes à via de sinal reduzem a indutância efetiva para 0,8-1,0 nH, fornecendo caminhos de retorno paralelos. A indutância via geralmente domina a indutância de traço em caminhos de alta velocidade.

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