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PCB

平面スパイラルインダクタ電卓

正方形、六角形、八角形、および円形の形状について、モハン電流シート法と修正ウィーラー法を使用してPCBの平面スパイラルインダクタンスを計算します。

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公式

L=μ0n2davgc12[ln⁡c2ρ+c3ρ+c4ρ2]L = \frac{\mu_0 n^2 d_{avg} c_1}{2} \left[ \ln\frac{c_2}{\rho} + c_3\rho + c_4\rho^2 \right]

参考: Mohan et al., "Simple Accurate Expressions for Planar Spiral Inductances", IEEE JSSC, vol. 34, no. 10, Oct 1999

N— Number of turns
d_avg— Average diameter (d_out + d_in) / 2 (mm)
ρ— Fill ratio (d_out − d_in) / (d_out + d_in)
c₁–c₄— Shape-dependent Mohan coefficients

仕組み

プレーナースパイラルインダクタは、PCB層上に直接パターン化されたフラットコイルです。スパイラルに流れる電流はボードに垂直な磁場を生成し、ターン間の相互結合によって有用なインダクタンスが生成されます。ディスクリートインダクタとは異なり、プレーナースパイラルにはコアがありません。インダクタンスはすべて形状によって決まります。

モハン電流シート近似 (IEEE JSSC 1999) では、スパイラルを同心円状の電流シートの集合としてモデル化し、0.8 未満の充填率でも 2 ～ 3% 以内の精度のクローズドフォーム式が得られます。重要なパラメータは、ターンの詰まり具合を測定する充填比 ρ = (d_out − d_in)/(d_out − d_in) です。充填率が低い (0.3 未満) ということは、コイルがほとんど空洞になっていることを意味します。つまり、Qは高くなりますが、面積当たりのインダクタンスは低くなります。充填率が低い（0.6）と、巻数は増えますが、DC抵抗と近接損失が増加し、Qが低下します。

一般的に使用される形状は、正方形 (最も簡単なレイアウト、最も低い Q)、六角形、八角形、円形 (Q が最も高く、配線が最も難しい) の 4 種類です。モハン係数 c—cは、形状に依存する電界分布を捉えます。修正された Wheeler の公式では独立した推定値が得られ、両方を平均化すると精度が向上します。

計算例

付属: 外径 = 10 mm、内径 = 4 mm、ターン = 5、スクエアジオメトリ ステップ 1: 充填率と平均直径  rho= fracdout−dindout+din= frac10−410+4=0.4286\ rho =\ frac {d_ {out}-d_ {in}} {d_ {out} + d_ {in}} =\ frac {10-4} {10 + 4} = 0.4286 davg= frac10+42=7d_ {avg} =\ frac {10 + 4} {2} = 7 mm ステップ 2: モハンカレントシート (正方形:c=1.27、c₂=2.07、c=0.18、c=0.13)

$\ mu_0 = 4\ pi\ times 10^ {-4} $ nH/mm

$L =\ frac {\ mu_0 N^2 d_ {avg} c_1} {2}\ left [\ ln\ frac {c_2} {\ rho} + c_3\ rho + c_4\ rho^2\ right] $

$=\ frac {1.2566\ times 10^ {-3}\ times 25\ times 7\ times 1.27} {2}\ times\ left [\ ln\ frac {2.07} {0.4286} + 0.18\ times 0.4286 + 0.13\ times 0.1837\ right] $

$= 0.1399\ times [1.574 + 0.0771 + 0.0239] $

=0.1399 times1.675=234= 0.1399\ times 1.675 = 234 nH ステップ 3: DC 抵抗 (1 オンスの銅、0.3 mm トレース)

全長 =N times pi timesdavg=5 times pi times7=110= N\ times\ pi\ times d_ {avg} = 5\ times\ pi\ times 7 = 110 mm

RDC= frac1.724 times10−5 times1100.3 times0.035=0.181R_ {DC} =\ frac {1.724\ times 10^ {-5}\ times 110} {0.3\ times 0.035} = 0.181 Ω ステップ 4:100 MHz での Q XL=2 pi times100 times106 times234 times10−9=147X_L = 2\ pi\ times 100\ times 10^6\ times 234\ times 10^ {-9} = 147 Ω Q=XL/RDC=147/0.181≈812Q = X_L/R_ {DC} = 147/0.181 ≈812

(注:表皮効果と基質損失は含まれていないため、これでは Q が過大評価されます。PCB スパイラルの場合、100 MHz での実際の Q 値は通常 20 ～ 50 です。)

実践的なヒント

  • ✓最大Qの目標充填率は0.3～0.5で、ボード面積が厳しく制限されている場合にのみ増やしてください
  • ✓Qが重要な場合は円形状を使用し、シンプルなDRCとセンタータップへの簡単な配線が必要な場合は正方形を使用してください
  • ✓スパイラルをグランドプレーンからトレース幅の少なくとも3倍離して配置します（より厚い誘電体層または内部層を使用）
  • ✓差動インダクタの場合、結合係数を最大化するために、同じ層に2つのスパイラルをインターリーブします
  • ✓動作周波数の最大2倍のVNAで検証 — 単純なモデルから得られるSRFの推定値は2倍ずれている可能性があります

よくある間違い

  • ✗有効範囲外の式を使用すると、Mohanの精度はρ = 0.8を超えると低下します。強く巻かれたらせんにはEMシミュレーションを使用してください
  • ✗Q 推定では表皮効果を無視 — DC 抵抗は RF での損失を 5 ～ 10 倍過小評価します。銅の 1 GHz での表皮深度はわずか 2.1 µm
  • ✗内側の開口部を小さくしすぎると、中心がしっかりしているために抵抗が増え、比例したインダクタンスゲインが得られません。最適なQ値を得るには、充填率を0.6未満に抑えてください
  • ✗グラウンド・プレーンがインダクタンスを減少させることは忘れてください。グラウンド・プレーンがトレース幅の3倍よりも近いと、磁場が部分的に短絡し、Lが10〜30％減少します。

よくある質問

標準の 2 層基板では通常 1 ～ 500 nH です。多層スタッキング (ビアによる直列接続) は 1 ～ 5 µH に達することがあります。単層で500 nHを超える場合は、必要な面積とDC抵抗により、通常、ディスクリートインダクタのほうが実用的です。
インダクタンスはおおよそN²（モハンの公式）と同じです。巻数を3から6に2倍にすると、インダクタンスは約4倍になりますが、抵抗は2倍、SRFも半分になります。
PCBトレースは薄いため（1オンスの銅の場合は35 µm）、RFでの表皮効果抵抗は高くなります。基板損失 (グランド・プレーンの渦電流、FR4の誘電損失) によってQはさらに低下します。標準的なPCBインダクタのQは1GHzで20～50ですが、SMDチップ・インダクタのQは50～150です。
はい。隣接する層に直列接続されたスパイラルは、インダクタンスの約2倍になります（相互結合が加算されます）。並列に接続されたスパイラルは、同じインダクタンスでも抵抗が半分になります。ビア遷移によって寄生容量が増加し、SRF が低下します。
SRFでは、寄生容量 (ターン間、トレーストゥグランド) がインダクタンスと共振し、その周波数を超えるとスパイラルがコンデンサのように動作します。この部品がインダクタとして機能するためには、SRFよりかなり低い (通常はf < SRF/3) で動作させる必要があります。

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