ビアステップ応答および立ち上がり時間劣化計算ツール
PCBビアを一括LC不連続点としてモデル化します。つまり、過剰な容量とインダクタンス、自己共振周波数、立ち上がり時間の10~ 90% の劣化、および特定のエッジレートでのピーク反射です。
公式
参考: H. Johnson & M. Graham, "High-Speed Digital Design", Prentice Hall 1993; IPC-2141A (via capacitance)
仕組み
ビアは、伝わる可能性のあるあらゆる信号の波長に比べて短いため、伝送線路としてではなく、一括不連続体としてモデル化されます。つまり、メッキバレルからの直列インダクタンスが1つ、パッドと周囲のアンチパッドとの間にシャント容量が1つあります。バレルのインダクタンスは、$L = 0.2 h [\ ln (4h/d) + 0.5] $ nH という短円導体の形式に従い、ミリメートル単位は と で、パッドとアンチパッド間のキャパシタンスは IPC-2141A に従い、$C = 0.0554\ varepsilon_r h D_1/(D_2-D_1) $ pF となります。インダクタンスはバレルの長さとともに増加しますが、直径では対数的にしか増加しないことに注意してください。ビアを短くすることは、ビアを太くすることよりもはるかに役立ちます。
重要な点は、もも、それだけではビアが痛いかどうかはわからないということです。伝送線路の通常の部分にもインダクタンスとキャパシタンスがあります。レシーバが実際に目にするのは、インダクタンスとキャパシタンス間の不均衡です。マッチしたセクションが寄与していたであろう量を引くと、 と という超過分が得られます。これらのうち 1 つだけが正であり、それによって不連続性の特徴がわかります。のビアは超過分がゼロで、とが個々にどんなに大きくても電気的には見えません。
超過分からはタイミングコストが直接かかります。小さなシャント容量が負荷と並列にソースインピーダンス () を介して充電され、一次時定数 が得られます。10~ 90% のエッジに変換すると、 が乗算されます。直列インダクタンスが小さい場合、同じ引数でが得られます。カスケード接続された 1 次エッジはほぼ直交法で結合されるので、$t_ {r, out} =\ sqrt {t_ {r, in} ^2 +\ Delta t_r^2} $ になります。その結果、同じビアが低速エッジでは無害で、高速エッジでは深刻になります。つまり、6 ps の劣化は 100 ps のエッジでは 0.2 ps ですが、6 ps のエッジでは 2 ps のコストがかかります。
反射はまた違った振る舞いをします。小さな不連続性によるピーク反射振幅は $\ rho\ 約 Z_0 C_ {exc}/(2 t_r) $ です。立ち上がり時間に反比例するため、直交ではなくエッジレートに正比例して大きくなります。最後に、とは$f_0 = 1/ (2\ pi\ sqrt {LC}) \ lambda/40.5/t_r$がそれに近づくと、集中モデルは楽観的になります。
計算例
$L = 0.2 h\ left [\ ln\ frac {4h} {d} + 0.5\ right] = 0.2\ times 1.6\ times\ times\ times\ left [\ ln\ frac {6.4} {0.3} + 0.5\ 右] $
nH ステップ 2: パッドとアンチパッド間のキャパシタンス pF ステップ3: ビア・インピーダンスと自己共振 Ω50 Ω 未満なので、このビアは容量性です。これは、タイトなアンチパッドに大型のパッドを取り付ける場合によくあるケースです。
GHz ステップ 4:50 Ω ラインに対する過剰リアクタンス$C_ {exc} = C-\ frac {L} {Z_0^2} = 5.71728\ times 10^ {-13}-\ frac {1.1392867\ times 10^ {-9}} {2500} = 5.71728\ times 10^ {-13}-4.557147\ times 10^ {-13} $
$= 1.1601334\ times 10^ {-13} $ F pF
nH — 負で、静電容量が優勢であることが確認されました。未加工の 0.57 pF のうち、実際に不連続なのはわずか 20% で、残りは同じ長さのマッチしたラインになっていたはずのものです。
ステップ 5: 立ち上がり時間による劣化 ps ps増加率はわずか 0.0127% — エッジに対して劣化が小さい場合、直交加算は許容範囲内です。
ステップ 6: リフレクション膝の周波数は GHz で、6.24 GHz の自己共振よりもかなり低いので、ここでは集中モデルが有効です。
結果: LVDS レートでは、エッジの劣化は 0.05 ps と反射は 0.73% とごくわずかです。エッジを 30 ps まで下げると、同じビアが 9.7% 反射します。形状は変化せず、スペクトルのみが変化しました。実践的なヒント
- ✓最小キャパシタンスよりも、ラインインピーダンスに近いZ_viaを目指します。余剰容量出力がゼロを越えているのが最適で、アンチパッドを調整するとそれが直接わかります。
- ✓ビアが接続されていない層にある機能しないパッドを取り外します。これは通常、ビア容量を1回で削減できる量としては最大で、製造コストもかかりません。
- ✓高速ネットに長いビアをバックドリルで穴を開けます。バレルを短くすると、インダクタンスとキャパシタンスが一緒に削減され、自己共振が一方と交換されるのではなく、自己共振が上昇します。
- ✓Lumped Viaモデルを信頼する前に、膝の周波数を自己共振と照合してください。膝が f0 の約 3 分の 1 以内であれば、3D フィールドソルバーだけが信頼できる答えを出すことができます。
- ✓差動ペアの場合は、ペアの各ビアをシングルエンドインピーダンスで個別にモデル化します。100 オームの差動ペアには 50 オームのシングルエンドラインがあるため、ここでは 50 オームを使用します。
よくある間違い
- ✗ビアをその未処理の静電容量(0.57pF)で判断すると驚くべきことのように思えますが、その5分の4はバレルのインダクタンスと一致し、0.12pFの超過分だけが不連続です。ゼロではなく、L/z0の二乗と比較してください。
- ✗静電容量は小さい方が常に良いと仮定して、アンチパッドの直径を最大にします。つまり、CをL/z0二乗より低く押すと、ビアの誘導性が反転し、反射が再び上昇します。デフォルトのアンチパッドを1.0mmから2.0mmに増やすと、100psのエッジで反射が 2.9% から 7.3% に悪化します。
- ✗エッジ・レートではなくクロック周波数に合わせた設計 — エッジが50psの100MHzクロックは、エッジが500psの500MHzクロックよりもはるかに大きな負荷をかけます。これは、反射と劣化の両方が立ち上がり時間を追跡するためです。
- ✗このLCの自己共振とビア・スタブの4分の1波共振を混同すると、これらは周波数の異なる異なるメカニズムであり、スタブ共振は通常、2つのうち低く、損傷の大きい方です。
- ✗バックドリルで穴を開けたビアのバレルの長さとして板厚を使用すると、バックドリルで穴を開けた後、信号はスタブなしの残りの長さのみを通過し、厚み全体を使用するとLとCの両方が大幅に過大評価されます。
よくある質問
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