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コプレーナ導波管カリキュレータ (CPW & GCPW)

CPWと接地CPW (GCPW/CBCPW) のコプレーナ導波管インピーダンスを計算します。Z、実効誘電率、伝搬遅延、50 Ω のギャップ幅を求めます。

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公式

Z0GCPW=60πεr,eff[K(k)K(k′)+K(k3)K(k3′)],Z0CPW=30πεr,eff⋅K(k′)K(k),k=WW+2GZ_0^{GCPW} = \frac{60\pi}{\sqrt{\varepsilon_{r,eff}}\left[\frac{K(k)}{K(k')} + \frac{K(k_3)}{K(k_3')}\right]}, \qquad Z_0^{CPW} = \frac{30\pi}{\sqrt{\varepsilon_{r,eff}}}\cdot\frac{K(k')}{K(k)}, \quad k=\frac{W}{W+2G}

参考: R. N. Simons, "Coplanar Waveguide Circuits, Components and Systems", Wiley 2001, ch. 2

Z₀— Characteristic impedance (Ω)
W— Centre conductor width (mm)
G— Gap to coplanar ground (mm)
h— Substrate height (mm)
K(k)— Complete elliptic integral of the first kind
εr_eff— Effective dielectric constant

仕組み

コプレーナ導波管（CPW）は、信号導体とそのリターン・グラウンドを、2つの狭いギャップで区切られた同じの銅層に配置します。この1回の変更で、マイクロストリップが高周波で抱えるいくつかの問題を解決できます。リターン電流は基板の厚みではなくマイクロメートル離れたところに存在し、電界はギャップにしっかりと結合したままになり、積層体の厚みに応じてインピーダンスが止まります。

クローズドフォームのソリューションはコンフォーマルマッピングから得られます。断面を変換すると、扱いにくい3導体形状が並列プレート・コンデンサになり、インピーダンス全体が完全な楕円積分の1つの比率から外れます。

Z0= frac30 pi sqrt varepsilonr,eff cdot fracK(k′)K(k), qquadk= fracWW+2GZ_0 =\ frac {30\ pi} {\ sqrt {\ varepsilon_ {r, eff}}}\ cdot\ frac {K (k')} {K (k)},\ qquad k =\ frac {W} {W + 2G}

ここで、WWは中心導体の幅、GGは各同一平面上の接地とのギャップ、$k' =\ sqrt {1-k^2} $です。足りない点に注目してください。基板の高さはどこにも表示されません。無限に厚い基板上の理想的なCPWの場合、インピーダンスは比率 $W/ (W+2G) にのみ依存します。つまり、断面全体を拡大または縮小しても、にのみ依存します。つまり、断面全体を拡大または縮小しても、Z_0$は動きません。

接地付き CPW

実際には、厚さが無限大の基板上に構築されることはありません。ほとんどの設計では、熱を伝え、基板の残りの部分でしっかりとした基準となるように、反対側にグランドプレーンを追加しています。これが接地型CPWで、GCPWまたは導体バックアップ式CPWとも呼ばれます。バッキングプレーンは基板にいくらかの磁場を引き込むため、実効誘電率が上がり、インピーダンスが低下します。

 varepsilonr,eff= frac1+ varepsilonrq1+q, qquadq= fracK(k3)/K(k3′)K(k)/K(k′)\ varepsilon_ {r, eff} =\ frac {1 +\ varepsilon_r q} {1 + q},\ qquad q =\ frac {K (k_3) /K (k_3')} {K (k) /K (k')}

$k_3 =\ tanh (\ pi W/4h)/\ tanh (\ pi (W+2G) /4h) $ 付き。基質が厚くなるにつれて、k3 からkk_3\ からk、q が1q\ が1になり、式は varepsilonr,eff=(1+ varepsilonr)/2\ varepsilon_ {r, eff} = (1+\ varepsilon_r) /2に戻ります。これは根拠のないCPWの答えです。この制限は、どの CPW ツールでも有効な健全性チェックです。

銅の厚さは 2 倍重要です。

CPWでは、有限な金属の厚みは二次的なディテールではありません。サイドウォールはストリップを広げて隙間を狭めるので、Z0Z_0が下がります。これだけは標準です。モデル化される頻度はそれほど多くありません。$\ varepsilon_ {r, eff} $ がどうなるかは、ストリップの側壁がギャップを横切って基板表面の上で接地側壁に面しているため、追加される静電容量は空気中に流れます。この方法では、空気容量と基板容量が同じ絶対量だけ増加するため、$\ varepsilon_ {r, eff} $ が引き下げられます。

その影響は大きいです。0.3 mm の隙間に 1 オンスの銅を使用すると約 3.5% の価値があり、0.15 mm の隙間に 2 オンスの場合では 13% 以上の価値があります。厚みゼロのフォーミュラではすべてを見逃してしまい、その誤差は伝搬遅延と導波長に直接伝播します。

重要なレジーム

接地されたCPWは、同一平面上の接地が優勢である間は、CPWのように振る舞うだけです。ギャップが基板の高さよりもはるかに大きくなると、ほとんどのフィールドラインは代わりにバッキングプレーンで終端し、構造は静かに両側に役に立たない銅が入ったマイクロストリップに変わります。CPW領域内にとどまるには、ギャップを基板の高さと同等かそれ以下にしてください。

その他の実用的な要件はステッチングです。同一平面上にあるグラウンドとバッキングプレーンは平行プレートの空洞を形成し、それらが基板の端だけで接続されている場合、その空洞はバンド内のどこかで共振します。ラインの両側にビアが並んでいると、2つのグランドが短絡し、キャビティ・モードが動作周波数より高くなってしまいます。

計算例

問題:6 GHz のフロントエンド用に、1 オンスの銅を使用したロジャース RO4003C (er = 3.55、h = 0.508 mm/20 ミル) に 50 オームの接地付き CPW を設計します。

ステップ 1-中心導体の幅を選択します。W = 1.0 mmから開始します。最小幅0.1 mmよりも快適に広く、導体損失を低く抑えるのに十分な幅です。

ステップ 2-G = 0.3 mm の試行ギャップの理想的なモジュラスを計算します。 k = W/ (W + 2G) = 1.0/ (1.0 + 0.6) = 0.625 k' = sqrt (1-0.625^2) = 0.7806

ステップ 3-楕円比。k = 0.625 の場合、K (k) /K (k') = 0.90369 です。バッキングプレーンは 2 番目のモジュラス k3 = tanh (pi*W/4h) /tanh (pi* (W+2G) /4h) = 0.92620 となり、K (k3) /K (k3') = 1.47944 になります。

ステップ 4-厚みがゼロの場合の有効誘電率q = 1.47944/0.90369 = 1.63712 の場合: er_eff = (1 + 3.55*1.63712)/(1 + 1.63712) = 2.583 Z0 = (eta0/2)/(sqrt (2.583) (0.90369 + 1.47944)) = 188.365/(1.6072 2.38313) = 49.18 オーム

ステップ 5-銅を加えます。35 um の金属には 2 つの効果があります。側壁によってストリップが広くなり、ギャップが狭くなるため、インピーダンスが下がります。また、側壁から側壁までの静電容量は基板の上の空気中にあるため、er_effは2.583から2.501に引き下げられます。一緒に: Z0 = 48.14 オーム ここで er_eff シフトを無視すると、実効誘電率とそれに伴う伝搬遅延が約 3% 誇張されてしまいます。

ステップ 6-やや低い。ギャップを広げると、同一平面上の接地との結合が減少し、インピーダンスが上がります。ソルバーは、ちょうど50オームでG = 0.414 mmと報告します。加工可能な 0.45 mm に丸めて、1% の窓の内側で Z0 = 50.44 Ω であることを再確認します。

ステップ 7-レジームを確認します。g/h = 0.45/0.508 = 0.89、1以下なら快適なので、同一平面上のグラウンドが依然として優勢であり、これは偽装されたマイクロストリップではなく真のCPWです。

ステップ 8-ビアをステッチします。6 GHz でのガイド波長は約 31 mm なので、ラムダ/20 = 1.5 mm になります。グラウンドビアを両側に 1.0 ～ 1.5 mm 間隔で配置し、コネクタの始動位置から数ミリメートル以内に 0.5 mm まで締めます。

実践的なヒント

  • ✓テーパー、ベンド、パッドの遷移のたびに幅とギャップの比率を一定に保ちます。これにより、絶対的な寸法ではなく、インピーダンスが維持されます。
  • ✓コプレーナ接地はコネクタの外側の接点と自然に揃うため、通常は接地付きCPWの方がコネクタの打ち上げ構造として適しています。
  • ✓ギャップ許容範囲内で最も幅の広い中心導体を使用してください。導体損失は幅とともに低下し、エッチング公差は幅とギャップの両方に占める割合が小さくなります。
  • ✓対象とする最高周波数では、スティッチビアを波長の20分の1かそれ以下の間隔で配置し、不連続部付近の間隔を狭めます。
  • ✓薄い基板では、接地されたCPWが何かを買っているかどうかを確認してください。約0.2 mm未満では、ギャップに関係なくバッキングプレーンが優勢になり、プレーンなマイクロストリップの方が製造が簡単です。
  • ✓低損失ラミネートの表面粗さを観察してください。CPWはギャップエッジに電流を集中させるため、エッジの粗さはマイクロストリップの場合よりもコストが高くなります。

よくある間違い

  • ✗接地されたCPWの基板の高さよりもギャップを大きくします。その場合、バッキングプレーンが優勢になり、ラインは実際にはマイクロストリップになります。CPWの式は測定値と数十パーセント一致しません。
  • ✗同一平面上のグラウンドとバッキングプレーンの間のステッチビアを省略。この2つは平行な板状の空洞を形成し、これが帯状に共鳴し、S21では原因不明の鋭いサックアウトとして現れます。
  • ✗マイクロストリップの場合と同様に、インピーダンスが基板の厚さに比例すると仮定します。接地されていないCPWの場合、厚みにはほとんど依存せず、幅とギャップの比率だけが問題になります。
  • ✗銅の厚さは無視されます。0.15 mm のギャップに 1 オンスの場合、金属はギャップ幅の 4 分の 1 になり、厚み補正を怠るとインピーダンスが数パーセント過大評価されます。
  • ✗ギャップを比例的に狭めずに、中心導体を首に下げます。インピーダンスは比率によって決まるため、どのテーパーも幅とギャップを同じに保つ必要があります。そうしないとインピーダンスの不連続になります。

よくある質問

CPWには、トレースの両側の信号層にのみグランドがあります。グラウンデッドCPW (GCPWまたはCBCPW) では、基板の向こう側にプレーンが追加されます。バッキングプレーンはインピーダンスを下げ、実効誘電率を高め、熱的および機械的な基準を提供しますが、パラレルプレートモードも導入されるため、ステッチビアで抑制する必要があります。
なぜなら、リターンパスはトレースの横にある同一平面上の地面であり、その下にある平面ではないからです。フィールドは幅とギャップの比率によって決まるため、厚い基板では断面全体をスケーリングしても同じインピーダンスを維持できます。これは、厚さが主な変数であるマイクロストリップとは正反対です。
対象となる最高周波数での波長の20分の1が通常のルールで、コネクタの打ち上げやその他の不連続点付近で締めるというものです。ビアは同一平面上の接地をバッキングプレーンに短絡させ、平行板の空洞共振を動作帯域より上に押し出します。
約10GHz以上、50オームのマイクロストリップでは現実的ではない幅の広いトレースが必要な厚い基板、およびシャント部品を簡単に取り付ける必要がある場所では、CPWは信号のすぐ隣にグランドを提供するため、シャント部品にはビアインダクタンスがほとんどありません。
マイクロストリップの場合よりも多く、2つの異なる方法があります。金属はストリップを広げ、ギャップを狭めるため、インピーダンスが低下します。これとは別に、側壁から側壁までの静電容量は基板上の空気中に存在し、実効誘電率を引き下げます。0.3 mmのギャップで1オンスで約 3.5%、0.15 mmのギャップで2オンスで 13% 以上になります。2つ目の効果は、ほとんどの電卓では省略されている現象で、伝搬遅延と誘導波長に直接影響します。

方法論と参考文献

参考文献

  • Coplanar Waveguide Circuits, Components and Systems, ch. 2 — R. N. Simons, Wiley 2001
  • Transmission Line Design Handbook, §3.3 (coplanar lines) — B. C. Wadell, Artech House 1991
  • Handbook of Mathematical Functions, ch. 17 (elliptic integrals) — Abramowitz & Stegun, NBS 1964

Complete elliptic integrals are evaluated by the arithmetic-geometric mean, which converges quadratically to double precision. The grounded-CPW branch is checked against its own limit: as substrate height grows the result converges to the ungrounded CPW value, with εr_eff → (1 + εr)/2. Copper thickness is modelled on both quantities — it widens the strip and narrows the gap for Z₀, and its sidewall capacitance sits in air, which lowers εr_eff. Validated against a 2-D electrostatic solver (itself checked against the analytic zero-thickness result to 0.11%) across ½–2 oz copper and four geometries: εr_eff within 0.52%, impedance within about 1%.

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